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ACS112K/SAMPLE PDF预览

ACS112K/SAMPLE

更新时间： 2024-02-21 05:16:41
品牌 Logo 应用领域
瑞萨 - RENESAS 输出元件逻辑集成电路触发器
页数 文件大小 规格书
3页 201K
描述
AC SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, CDFP16, CERAMIC, DFP-16

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ACS112K/SAMPLE 技术参数

生命周期：Obsolete零件包装代码：DFP
包装说明：DFP,针数：16
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.66系列：AC
JESD-30 代码：R-CDFP-F16逻辑集成电路类型：J-K FLIP-FLOP
位数：2功能数量：2
端子数量：16输出极性：COMPLEMENTARY
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：DFP
封装形状：RECTANGULAR封装形式：FLATPACK
传播延迟（tpd）：21 ns认证状态：Not Qualified
座面最大高度：2.92 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
端子形式：FLAT端子节距：1.27 mm
端子位置：DUAL触发器类型：NEGATIVE EDGE
宽度：6.73 mmBase Number Matches：1

ACS112K/SAMPLE 数据手册

 浏览型号ACS112K/SAMPLE的Datasheet PDF文件第2页浏览型号ACS112K/SAMPLE的Datasheet PDF文件第3页 
TM  
ACS112MS  
Radiation Hardened  
Dual J-K Flip-Flop  
January 1996  
Features  
Pinouts  
16 PIN CERAMIC DUAL-IN-LINE  
MIL-STD-1835, DESIGNATOR CDIP2-T16,  
LEAD FINISH C  
• Devices QML Qualified in Accordance with MIL-PRF-38535  
• Detailed Electrical and Screening Requirements are Contained in  
SMD# 5962-96704 and Intersil’sIntersil QM Plan  
TOP VIEW  
• 1.25 Micron Radiation Hardened SOS CMOS  
CP1  
K1  
1
2
3
4
5
6
7
8
16 VCC  
15 R1  
14 R2  
13 CP2  
12 K2  
11 J2  
• Total Dose . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . >300K RAD (Si)  
-10  
J1  
• Single Event Upset (SEU) Immunity: <1 x 10  
(Typ)  
Errors/Bit/Day  
S1  
2
Q1  
• SEU LET Threshold . . . . . . . . . . . . . . . . . . . . . . . >100 MEV-cm /mg  
11  
Q1  
• Dose Rate Upset . . . . . . . . . . . . . . . . >10 RAD (Si)/s, 20ns Pulse  
10 S2  
Q2  
12  
• Dose Rate Survivability. . . . . . . . . . . >10 RAD (Si)/s, 20ns Pulse  
9
Q2  
GND  
• Latch-Up Free Under Any Conditions  
o
o
• Military Temperature Range . . . . . . . . . . . . . . . . . . -55 C to +125 C  
• Significant Power Reduction Compared to ALSTTL Logic  
• DC Operating Voltage Range . . . . . . . . . . . . . . . . . . . . 4.5V to 5.5V  
16 PIN CERAMIC FLATPACK  
MIL-STD-1835, DESIGNATOR CDFP4-F16,  
LEAD FINISH C  
• Input Logic Levels  
TOP VIEW  
- VIL = 30% of VCC Max  
- VIH = 70% of VCC Min  
CP1  
K1  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
VCC  
R1  
• Input Current ≤ 1µA at VOL, VOH  
J1  
R2  
• Fast Propagation Delay. . . . . . . . . . . . . . . . 21ns (Max), 14ns (Typ)  
S1  
CP2  
K2  
Q1  
Description  
Q1  
J2  
Q2  
S2  
The Intersil ACS112MS is a Radiation Hardened Dual J-K Flip-Flop with  
Set and Reset. The output change states on the negative transition of  
the clock (CP1N or CP2N).  
GND  
Q2  
The ACS112MS utilizes advanced CMOS/SOS technology to achieve  
high-speed operation. This device is a member of the radiation hard-  
ened, high-speed, CMOS/SOS Logic Family.  
The ACS112MS is supplied in a 16 lead Ceramic Flatpack (K suffix) or a  
Ceramic Dual-In-Line Package (D suffix).  
Ordering Information  
PART NUMBER  
5962F9670401VEC  
5962F9670401VXC  
ACS112D/Sample  
ACS112K/Sample  
ACS112HMSR  
TEMPERATURE RANGE  
-55oC to +125oC  
-55oC to +125oC  
25oC  
SCREENING LEVEL  
MIL-PRF-38535 Class V  
MIL-PRF-38535 Class V  
Sample  
PACKAGE  
16 Lead SBDIP  
16 Lead Ceramic Flatpack  
16 Lead SBDIP  
25oC  
Sample  
16 Lead Ceramic Flatpack  
Die  
25oC  
Die  
CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.  
1-888-INTERSIL or 321-724-7143 | Intersil (and design) is a trademark of Intersil Americas Inc.  
Spec Number 518816  
Copyright © Intersil Americas Inc. 2002. All Rights Reserved  
1
FN3571.1  
123

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与ACS112K/SAMPLE相关器件

型号 品牌 描述 获取价格 数据表
ACS112K/SAMPLE-02 RENESAS J-K Flip-Flop, AC Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output, CM

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