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74LVQ20MTR

更新时间： 2024-01-17 00:50:42

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意法半导体 - STMICROELECTRONICS		栅极触发器逻辑集成电路光电二极管输入元件
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描述
DUAL 4-INPUT NAND GATE

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74LVQ20MTR 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	TSSOP
包装说明：	TSSOP-14	针数：	14
Reach Compliance Code：	not_compliant	HTS代码：	8542.39.00.01
风险等级：	5.88	Is Samacsys：	N
系列：	LVQ	JESD-30 代码：	R-PDSO-G14
JESD-609代码：	e0	长度：	5 mm
负载电容（CL）：	50 pF	逻辑集成电路类型：	NAND GATE
最大I（ol）：	0.024 A	功能数量：	2
输入次数：	4	端子数量：	14
最高工作温度：	125 °C	最低工作温度：	-55 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP14,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	包装方法：	TAPE AND REEL
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	3.3 V
Prop。Delay @ Nom-Sup：	10.5 ns	传播延迟（tpd）：	13 ns
认证状态：	Not Qualified	施密特触发器：	NO
座面最大高度：	1.2 mm	子类别：	Gates
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	2 V
标称供电电压 (Vsup)：	2.7 V	表面贴装：	YES
技术：	CMOS	温度等级：	MILITARY
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	4.4 mm
Base Number Matches：	1

74LVQ20MTR 数据手册

74LVQ20

DUAL 4-INPUT NAND GATE

■

HIGH SPEED:

= 5.3 ns (TYP.) at V = 3.3 V

■

COMPATIBLE WITH TTL OUTPUTS

LOW POWER DISSIPATION:

= 2µA(MAX.) at T =25°C

■

LOW NOISE:

= 0.3V (TYP.) at V = 3.3V

75Ω TRANSMISSION LINE DRIVING

CAPABILITY

SYMMETRICAL OUTPUT IMPEDANCE:

SOP

TSSOP

OLP

ORDER CODES

PACKAGE

|I | = I = 12mA (MIN) at V = 3.0 V

TUBE

T & R

■

PCI BUS LEVELS GUARANTEED AT 24 mA

BALANCED PROPAGATION DELAYS:

SOP

74LVQ20M

74LVQ20MTR

74LVQ20TTR

TSSOP

PHL

PLH

■

OPERATING VOLTAGE RANGE:

(OPR) = 2V to 3.6V

PIN AND FUNCTION COMPATIBLE WITH

74 SERIES 20

technology. It is ideal for low power and low noise

3.3V applications.

The internal circuit is composed of 3 stages

including buffer output, which enables high noise

immunity and stable output.

IMPROVED LATCH-UP IMMUNITY

DESCRIPTION

The 74LVQ20 is a low voltage CMOS DUAL

4-INPUT NAND GATE fabricated with sub-micron

All inputs and outputs are equipped with

protection circuits against static discharge, giving

them 2KV ESD immunity and transient excess

voltage.

silicon gate and double-layer metal wiring C MOS

PIN CONNECTION AND IEC LOGIC SYMBOLS

July 2001

1/8

12 3 4 5 6 7 8

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