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BBT3821-JH

更新时间： 2024-01-19 18:21:11

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英特矽尔 - INTERSIL		电信集成电路异步传输模式 ATM
页数	文件大小	规格书
75页	1107K
描述
Octal 2.488Gbps to 3.187Gbps/ Lane Retimer

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BBT3821-JH 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	17 X 17 MM, 1 MM PITCH, EBGA-192
针数：	192	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.75
JESD-30 代码：	S-PBGA-B192	JESD-609代码：	e0
长度：	17 mm	湿度敏感等级：	3
功能数量：	1	端子数量：	192
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	LBGA
封装等效代码：	BGA192,16X16,40	封装形状：	SQUARE
封装形式：	GRID ARRAY, LOW PROFILE	峰值回流温度（摄氏度）：	240
电源：	1.2,1.5,2.5 V	认证状态：	Not Qualified
子类别：	ATM/SONET/SDH ICs	标称供电电压：	1.355 V
表面贴装：	YES	技术：	CMOS
电信集成电路类型：	TELECOM CIRCUIT	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	17 mm
Base Number Matches：	1

BBT3821-JH 数据手册

BBT3821

Data Sheet

July 20, 2005

FN7483.2

• 0.13mm Pure-Digital CMOS Technology

• 1.5V Core Supply, Control I/O 2.5V Tolerant

• Clock Compensation

Octal 2.488Gbps to 3.187Gbps/

Lane Retimer

Features

• Tx/Rx Rate Matching via IDLE Insertion/Deletion up to

±100ppm Clock Difference

• 8 Lanes of Clock & Data Recovery and Retiming; 4 in

Each Direction

• Receive Signal Detect and 16 Levels of Receiver

Equalization for Media Compensation

• Differential Input/Output

• Wide Operating Data Rate Range: 2.488Gbps to

3.1875Gbps, and 1.244Gbps to 1.59325Gbps

• CML CX4 Transmission Output with 16 Settable Levels of

Pre-Emphasis, Eight on XAUI Side

• Ultra Low-Power Operation (195mW typical per lane,

1550mW typical total consumption)

• Single-Ended or Differential Input Lower-Speed Reference

Clock

• Low Power Version Available for LX4 Applications

• Ease of Testing

• 17mm Square Low Profile 192 pin 1.0mm Pitch EBGA

Package

• Complete Suite of Ingress-Egress Loopbacks

• Full 802.3ae Pattern Generation and Test, including

CJPAT & CRPAT

• Compliant to the IEEE 802.3 10GBASE-LX4(WWDM),

10GBASE-CX4, and XAUI Specifications

• PRBS (both 2 -1 and 13458 byte) Built-In Self Tests,

Error Flags and Count Output

• Reset Jitter Domain

• Meets 802.3ae and 802.3ak Jitter Requirements with

Significant Margin

• JTAG and AC-JTAG Boundary Scan

• Long Run Length (512 bit) Frequency Lock Ideal for

Proprietary Encoding Schemes

• Received Data Aligned to Local Reference Clock for

Retransmission

• Extensive Configuration and Status Reporting via 802.3

Clause 45 Compliant MDC/MDIO Serial Interface

• Increase Driving Distance

• LX4: Up to 40 inches of FR-4 Traces or 500 Meters of

MMF Fiber at 3.1875Gbps

• Automatic Load of BBT3821 Control and all XENPAK

Registers from EEPROM or DOM Circuit

• CX4: Over 15 meters of Compatible Cable

• Deskewing and Lane-to-Lane Alignment

Figure 1. FUNCTIONAL BLOCK DIAGRAM

Egress 3

Egress 2

Egress 1

Egress 0

Ingress 3

Ingress 2

Ingress 1

Ingress 0

Receive

TX0N

TX0P

RX0N

RX0P

Parallel

Data

Deserializer

and Comma

Detector

Clock &

Data

8B/10B

Encoder

& Mux

8B/10B

Receive

FIFO

Decoder

Recovery

MDIO MDC

SCL

SDA

RFCP

RFCN

MDIO/MDC

Clock Multiplier

I C Interface

3.125G

CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

1-888-INTERSIL or 1-888-352-6832 | Intersil (and design) is a registered trademark of Intersil Americas Inc.

All other trademarks mentioned are the property of their respective owners.

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与BBT3821-JH相关器件

型号	品牌	描述	获取价格	数据表
BBT3821LP-JH	INTERSIL	Octal 2.488Gbps to 3.187Gbps/ Lane Retimer	获取价格
BB-TTL3USB9M	ETC	NETWORKING CONVERTR USB-TTL 3.3V	获取价格
BB-TTL5USB9M	ETC	NETWORKING CONVERTER USB-TTL 5V	获取价格
BB-U-123-06	MOLEX	Krimptite™ Temp-Term Ring Tongue Terminal for	获取价格
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