IDT821054A

更新时间： 2024-02-22 07:05:25

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艾迪悌 - IDT		解码器编解码器 PC
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描述
QUAD PROGRAMMABLE PCM CODEC WITH MPI INTERFACE

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IDT821054A 技术参数

生命周期：	Transferred	零件包装代码：	QFP
包装说明：	PLASTIC, QFP-64	针数：	64
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.83	压伸定律：	A/MU-LAW
滤波器：	YES	JESD-30 代码：	S-PQFP-G64
JESD-609代码：	e0	长度：	14 mm
功能数量：	1	端子数量：	64
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	QFP	封装形状：	SQUARE
封装形式：	FLATPACK	认证状态：	Not Qualified
座面最大高度：	2.45 mm	标称供电电压：	5 V
表面贴装：	YES	电信集成电路类型：	PROGRAMMABLE CODEC
温度等级：	INDUSTRIAL	端子面层：	TIN LEAD
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	QUAD	宽度：	14 mm

IDT821054A 数据手册

QUAD PROGRAMMABLE PCM

CODEC WITH MPI INTERFACE

IDT821054A

•

2 programmable tone generators per channel for testing,

ringing and DTMF generation

Two programmable chopper clocks

Master clock frequency selectable: 1.536 MHz, 1.544 MHz, 2.048

MHz, 3.072 MHz, 3.088 MHz, 4.096 MHz, 6.144 MHz, 6.176 MHz or

8.192 MHz

Advanced test capabilities:

- 3 analog loopback tests

- 5 digital loopback tests

- Level metering function

High analog driving capability (300 Ω AC)

TTL/CMOS compatible digital I/O

CODEC identification

+5 V single power supply

Low power consumption

FEATURES

•

4-channel CODEC with on-chip digital filters

Software selectable A/µ-law, linear code conversion

Meets ITU-T G.711 - G.714 requirements

Programmabledigitalfiltersadaptingtosystemdemands:

- AC impedance matching

•

- Transhybrid balance

- Frequency response correction

- Gain setting

•

Supports two programmable PCM buses

Flexible PCM interface with up to 128 programmable time slots,

data rate from 512 kbits/s to 8.192 Mbits/s

MPI control interface

Broadcast mode for coefficient setting

7 SLIC signaling pins (including 2 debounced pins) per channel

Fast hardware ring trip mechanism

•

Operating temperature range: -40°C to +85°C

Package available: 64 Pin TQFP

FUNCTIONAL BLOCK DIAGRAM

CH1

CH3

Filter and A/D

VIN1

Filter and A/D

VIN3

D/A and Filter

VOUT1

D/A and Filter

VOUT3

DSP

2 Inputs

3 I/Os

2 Outputs

2 Inputs

3 I/Os

2 Outputs

Core

SLIC Signaling

CH2

SLIC Signaling

CH4

DR1

DR2

DX1

DX2

MCLK

CHCLK1

CHCLK2

PLL and Clock

Generation

General Control

Logic

MPI Interface

PCM Interface

TSX1 TSX2

FS BCLK

RESET INT12 INT34 CCLK CS CI CO

The IDT logo is a registered trademark of Integrated Device Technology, Inc.

DECEMBER 08, 2003

INDUSTRIAL TEMPERATURE RANGE

2003 Integrated Device Technology, Inc.

DSC-6224/3

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