9P935AFLF

更新时间： 2024-01-21 20:15:50

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艾迪悌 - IDT		时钟驱动器逻辑集成电路光电二极管双倍数据速率
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描述
DDR I/DDR II Phase Lock Loop Zero Delay Buffer

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9P935AFLF 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	SSOP
包装说明：	SSOP, SSOP28,.3	针数：	28
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.66
系列：	9P	输入调节：	DIFFERENTIAL
JESD-30 代码：	R-PDSO-G28	JESD-609代码：	e3
长度：	10.2 mm	逻辑集成电路类型：	LOW SKEW CLOCK DRIVER
最大I（ol）：	0.009 A	湿度敏感等级：	1
功能数量：	1	反相输出次数：
端子数量：	28	实输出次数：	6
最高工作温度：	70 °C	最低工作温度：
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装等效代码：	SSOP28,.3
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	电源：	1.8/2.5 V
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.04 ns
座面最大高度：	2 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	5.3 mm	最小 fmax：	125 MHz
Base Number Matches：	1

9P935AFLF 数据手册

DATASHEET

ICS9P935

DDR I/DDR II Phase Lock Loop Zero Delay Buffer

Description

Pin Configuration

DDR I/DDR II Zero Delay Clock Buffer

DDRC0 1

DDRT0 2

VDD2.5/1.8 3

DDRT1 4

28 GND

27 DDRC5

26 DDRT5

25 VDD2.5/1.8

24 GND

23 DDRC4

22 DDRT4

21 VDD2.5/1.8

20 SDATA

19 SCLK

Output Features

•

Low skew, low jitter PLL clock driver

Max frequency supported = 400MHz (DDRII 800)

DDRC1 5

I²C for functional and output control

GND 6

VDDA2.5/1.8 7

GND 8

CLK_INT 9

CLK_INC 10

VDD2.5/1.8 11

DDRT2 12

DDRC2 13

GND 14

Feedback pins for input to output synchronization

Spread Spectrum tolerant inputs

•

Programmable skew through SMBus

Frequency defect control thorugh SMBus

Individual output control programmable through SMBus

18 FB_IN

Key Specifications

17 FB_OUT

16 DDRT3

15 DDRC3

•

CYCLE - CYCLE jitter: <100ps

OUTPUT - OUTPUT skew: <100ps

DUTY CYCLE: 48% - 52%

28-pin SSOP package

28-SSOP/TSSOP

•

Available in RoHS compliant packaging

Operates @ 2.5V or 1.8V

Funtional Block Diagram

FB_OUT

Control

Logic

SCLK

DDRT0

DDRC0

SDATA

DDRT1

DDRC1

DDRT2

DDRC2

DDRT3

DDRC3

FB_IN

CLK_INT

CLK_INC

PLL

DDRT4

DDRC4

DDRT5

DDRC5

IDT^TM/ICS^TMDDR I/DDR II Phase Lock Loop Zero Delay Buffer

ICS9P935

REV H 12/1/08

12 3 4 5 6 7...13

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