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2402MT

更新时间： 2024-01-15 14:12:27

品牌	Logo	应用领域
艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
8页	183K
描述
PLL Based Clock Driver, 2402 Series, 1 True Output(s), 0 Inverted Output(s), CMOS, PDSO8, 0.150 INCH, SOIC-8

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2402MT 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	0.150 INCH, SOIC-8
针数：	8	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.6
其他特性：	ALSO OPERATES AT 5V SUPPLY	系列：	2402
输入调节：	STANDARD	JESD-30 代码：	R-PDSO-G8
JESD-609代码：	e0	长度：	4.9 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	最大I（ol）：	0.012 A
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	8
实输出次数：	1	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP8,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
电源：	3.3/5 V	认证状态：	Not Qualified
座面最大高度：	1.75 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	3.45 V	最小供电电压 (Vsup)：	3.15 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
宽度：	3.9 mm	最小 fmax：	80 MHz
Base Number Matches：	1

2402MT 数据手册

DATASHEET

MULTIPLIER AND ZERO DELAY BUFFER

ICS2402

Description

Features

The ICS2402 is a high-performance Zero Delay Buffer

(ZDB) which integrates IDT’s proprietary analog/digital

Phase-Locked Loop (PLL) techniques. The chip is part

• 8-pin SOIC package

• Available in Pb (lead) free package

• Absolute jitter ±100 ps

• Propagation Delay of ±±00 ps

• Output multiplier of 2X

• Output clock frequency up to 80 MHz

of IDT’s ClockBlocks family and was designed as a

performance upgrade to meet today’s higher speed and

lower voltage requirements. The zero delay feature

means that the rising edge of the input clock aligns with

the rising edges of both output clocks, giving the

appearance of no delay through the device.

• Can recover degraded input clock duty cycle

• Output clock duty cycle of 45/55

• Full CMOS clock swings with 25 mA drive capability

The ICS2402 is ideal for synchronizing outputs in a

large variety of systems, from personal computers to

data communications to graphics/video. By allowing

off-chip feedback paths, the device can eliminate the

delay through other devices.

at TTL levels

• Advanced, low power CMOS process

• Operating voltage of 3.3 V or 5 V

NOTE: EOL for non-green parts to occur on

5/13/10 per PDN U-09-01

Block Diagram

Phase

ICLK

Detector,

Charge

Pump,

and

Loop

VCO

CLK1

Filter

divide

FBIN

by N

IDT™ / ICS™ MULTIPLIER AND ZERO DELAY BUFFER

ICS2402

REV E 081809

12 3 4 5 6 7 8

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