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B9949AA

更新时间： 2024-02-28 08:05:11
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 驱动逻辑集成电路
页数 文件大小 规格书
5页 55K
描述
Low Skew Clock Driver, 9949 Series, 15 True Output(s), 0 Inverted Output(s), PQFP52, TQFP-52

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B9949AA 技术参数

生命周期：Transferred零件包装代码：QFP
包装说明：TQFP,针数：52
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.68系列：9949
输入调节：DIFFERENTIAL MUXJESD-30 代码：S-PQFP-G52
长度：10 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
功能数量：1反相输出次数：
端子数量：52实输出次数：15
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TQFP封装形状：SQUARE
封装形式：FLATPACK, THIN PROFILE传播延迟（tpd）：8.9 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.35 ns
座面最大高度：1.2 mm最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD宽度：10 mm
最小 fmax：160 MHzBase Number Matches：1

B9949AA 数据手册

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B9949  
Low Voltage PECL Clock Distribution Buffer  
Preliminary  
Description  
Product Features  
The B9949 is a low voltage clock distribution buffer  
•
•
•
•
•
•
•
•
•
•
160MHz Clock Support  
with the capability to select either a differential  
LVPECL or LVCMOS/LVTTL compatible input clocks.  
These clock sources can be used to provide for test  
clocks as well as the primary system clocks. All other  
control inputs are LVCMOS/LVTTL compatible. The 15  
outputs are 2.5V or 3.3V LVCMOS or LVTTL  
compatible and can drive two series terminated 50Ω  
transmission lines. With this capability the B9949 has  
an effective fan-out of 1:30.  
The B9949 is capable of generating 1X and 1/2X  
signals from a 1X source. These signals are generated  
and retimed internally to ensure minimal skew  
between the 1X and 1/2X signals. SEL(A:D) inputs  
allow flexibility in selecting the ratio of 1X to1/2X  
outputs.  
2.5V or 3.3V Output Capability  
LVPECL or LVCMOS/LVTTL Clock Input  
LVCMOS/LVTTL Compatible Inputs  
15 Clock Outputs: Drive up to 30 Clock Lines  
1X and 1/2X Configurable Outputs  
Output Tri-state Control  
350ps Maximum Output-to-Output Skew  
Pin Compatible with MPC949  
52-Pin TQFP Package  
Block Diagram  
The B9949 outputs can also be tri-stated via MR/OE#  
input. When MR/OE# is set high, it resets the internal  
flip-flops and tri-states the outputs.  
Pin Configuration  
TCLK_SEL  
TCLK0 (LVTTL)  
0
/1  
/2  
0
TCLK1 (LVTTL)  
1
1
R
PECL_CLK  
PECL_CLK#  
0
1
2
3
QA0:1  
QB0:2  
52 51 50 49 48 47 46 45 44 43 42 41 40  
PCLK_SEL  
DSELA  
NC  
MR/OE#  
TCLK_SEL  
VDD  
1
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
VSS  
QC0  
VDDC  
QC1  
VSS  
QC2  
VDDC  
QC3  
VSS  
VSS  
QD5  
NC  
2
3
0
1
TCLK0  
4
TCLK1  
5
PECL_CLK  
PECL_CLK#  
PCLK_SEL  
DSELA  
6
DSELB  
DSELC  
7
B9949  
8
0
1
4
6
9
QC0:3  
QD0:5  
10  
11  
12  
13  
DSELB  
DSELC  
DSELD  
0
1
VSS  
14 15 16 17 18 19 20 21 22 23 24 25 26  
DSELD  
MR/OE#  
Figure 1  
INTERNATIONAL MICROCIRCUITS, INC. 525 LOS COCHES ST.  
MILPITAS, CA 95035, USA TEL: 408-263-6300, FAX 408-263-6571  
Rev 1.0  
5/15/2000  
Page 1 of 5  
http://www.imicorp.com  
12345

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型号 品牌 描述 获取价格 数据表
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