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ALVCH162835T

更新时间： 2024-02-06 03:40:56
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
13页 189K
描述
Bus Driver, 1-Func, 18-Bit, True Output, CMOS, PDSO56, TSSOP-56

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ALVCH162835T 技术参数

生命周期：Transferred零件包装代码：TSSOP
包装说明：,针数：56
Reach Compliance Code：unknown风险等级：5.65
Is Samacsys：NJESD-30 代码：R-PDSO-G56
逻辑集成电路类型：BUS DRIVER位数：18
功能数量：1端口数量：2
端子数量：56最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE WITH SERIES RESISTOR
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
传播延迟（tpd）：6.3 ns认证状态：Not Qualified
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：1.65 V
标称供电电压 (Vsup)：2.7 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：GULL WING端子位置：DUAL
Base Number Matches：1

ALVCH162835T 数据手册

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+/+…when timing is critical  
ALVCH162835  
Registered 18-Bit Bus Driver  
Preliminary  
Product Features  
Product Description (Cont.)  
•
•
•
18-bit universal bus driver  
To ensure the high-impedance state during power up or  
power down, OE should be tied to VDD through a pullup  
resistor; the minimum value of the resistor is  
determined by the current-sinking capability of the  
driver.  
Single stage register for data synchronization  
Fast Input to Output Propagation delay (2.9nS,  
Typ.)  
Bus Hold on data inputs eliminates need for  
external pullup/pulldown resistors.  
Supports high frequency clocking up to 150MHz  
Output drivers have controlled edge rates, so no  
external resistors are required.  
2KV ESD protection  
•
Active bus hold circuitry is provided to hold unused or  
floating data inputs at a valid logic level.  
•
•
•
•
•
Operates from 1.65V to 3.6V  
Available in 56 pin SSOP, TSSOP, and TVSOP  
packages  
Pin Configuration  
NC  
NC  
Y1  
1
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
VSS  
NC  
A1  
2
Product Description  
3
VSS  
Y2  
VSS  
A2  
4
This 18-bit universal bus driver has higher impedance  
output drivers. Data flow from A to Y is controlled by the  
output-enable (OE) input. The device operates in the  
transparent mode when the latch-enable (LE) input is  
high. The A data is latched if the clock (CLK) input is  
held at a high or low logic level. If LE is low, the A data  
is stored in the latch/flip-flop on the low-to-high  
transition of CLK. When OE is high, the outputs are in  
the high-impedance state.  
5
Y3  
6
A3  
VD D  
Y4  
7
VD D  
A4  
8
Y5  
9
A5  
Y6  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
A6  
VSS  
Y7  
VSS  
A7  
Y8  
A8  
Y9  
A9  
Block Diagram  
Y10  
Y11  
Y12  
VSS  
Y13  
Y14  
Y15  
VD D  
Y16  
Y17  
VSS  
Y18  
OE  
LE  
A10  
A11  
A12  
VSS  
A13  
A14  
A15  
VD D  
A16  
A17  
VSS  
A18  
CLK  
VSS  
27  
OE  
30  
CLK  
28  
LE  
54  
A1  
D
C
CLK  
3
Y1  
To 17 Other Channels  
INTERNATIONAL MICROCIRCUITS, INC. 525 LOS COCHES ST.  
MILPITAS, CA 95035 TEL 408-263-6300, FAX 408-263-6571  
http://www.imicorp.com  
Rev 1.0  
2/29/2000  
Page 1 of 13  
1234567...13

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