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Datasheet > 微控制器和处理器 > 数字信号处理器> ADSP-21065LCSZ-240
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ADSP-21065LCSZ-240

更新时间： 2024-01-24 09:20:10
品牌 Logo 应用领域
亚德诺 - ADI 微控制器和处理器外围集成电路数字信号处理器电脑时钟
页数 文件大小 规格书
44页 427K
描述
DSP Microcomputer

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ADSP-21065LCSZ-240 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：FQFP,针数：208
Reach Compliance Code：unknown风险等级：5.62
Is Samacsys：N地址总线宽度：24
桶式移位器：YES边界扫描：YES
最大时钟频率：30 MHz外部数据总线宽度：32
格式：FLOATING POINT内部总线架构：MULTIPLE
JESD-30 代码：S-PQFP-G208JESD-609代码：e3
长度：28 mm低功率模式：NO
湿度敏感等级：3端子数量：208
封装主体材料：PLASTIC/EPOXY封装代码：FQFP
封装形状：SQUARE封装形式：FLATPACK, FINE PITCH
峰值回流温度（摄氏度）：260认证状态：COMMERCIAL
座面最大高度：4.1 mm最大供电电压：3.6 V
最小供电电压：3.13 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：28 mm
uPs/uCs/外围集成电路类型：DIGITAL SIGNAL PROCESSOR, OTHERBase Number Matches：1

ADSP-21065LCSZ-240 数据手册

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a
DSP Microcomputer  
ADSP-21065L  
SUMMARY  
SDRAM Controller for Glueless Interface to Low Cost  
External Memory (@ 66 MHz)  
High Performance Signal Computer for Communica-  
tions, Audio, Automotive, Instrumentation and  
Industrial Applications  
64M Words External Address Range  
12 Programmable I/O Pins and Two Timers with Event  
Capture Options  
Code-Compatible with ADSP-2106x Family  
208-Lead MQFP or 196-Ball Mini-BGA Package  
3.3 Volt Operation  
Super Harvard Architecture Computer (SHARC®)  
Four Independent Buses for Dual Data, Instruction,  
and I/O Fetch on a Single Cycle  
32-Bit Fixed-Point Arithmetic; 32-Bit and 40-Bit Floating-  
Point Arithmetic  
Flexible Data Formats and 40-Bit Extended Precision  
32-Bit Single-Precision and 40-Bit Extended-Precision IEEE  
Floating-Point Data Formats  
32-Bit Fixed-Point Data Format, Integer and Fractional,  
with Dual 80-Bit Accumulators  
544 Kbits On-Chip SRAM Memory and Integrated I/O  
Peripheral  
I2S Support, for Eight Simultaneous Receive and Trans-  
mit Channels  
KEY FEATURES  
66 MIPS, 198 MFLOPS Peak, 132 MFLOPS Sustained  
Performance  
User-Configurable 544 Kbits On-Chip SRAM Memory  
Two External Port, DMA Channels and Eight Serial  
Port, DMA Channels  
Parallel Computations  
Single-Cycle Multiply and ALU Operations in Parallel with  
Dual Memory Read/Writes and Instruction Fetch  
Multiply with Add and Subtract for Accelerated FFT But-  
terfly Computation  
1024-Point Complex FFT Benchmark: 0.274 ms (18,221  
Cycles)  
DUAL-PORTED SRAM  
CORE PROCESSOR  
JTAG  
7
INSTRUCTION  
CACHE  
32 
؋
 48 BIT  
TWO INDEPENDENT  
DUAL-PORTED BLOCKS  
TEST &  
EMULATION  
PROCESSOR PORT  
ADDR DATA  
ADDR DATA  
I/O PORT  
DATA ADDR  
ADDR  
DATA  
EXTERNAL  
PORT  
DAG1  
8 
؋
 4 
؋
 32  
DAG2  
8 
؋
 4 
؋
 24  
PROGRAM  
SEQUENCER  
SDRAM  
INTERFACE  
IOD  
48  
IOA  
17  
PM ADDRESS BUS  
DM ADDRESS BUS  
24  
32  
24  
32  
ADDR BUS  
MUX  
MULTIPROCESSOR  
INTERFACE  
PM DATA BUS  
48  
BUS  
CONNECT  
(PX)  
DATA BUS  
MUX  
40 DM DATA BUS  
HOST PORT  
4
DMA  
DATA  
IOP  
REGISTERS  
(MEMORY MAPPED)  
CONTROLLER  
REGISTER  
FILE  
(2 Rx, 2Tx)  
16 
؋
 40 BIT  
BARREL  
SHIFTER  
SPORT 0  
MULTIPLIER  
ALU  
CONTROL,  
STATUS, TIMER  
&
2
(I S)  
(2 Rx, 2Tx)  
DATA BUFFERS  
SPORT 1  
2
(I S)  
I/O PROCESSOR  
Figure 1. Functional Block Diagram  
SHARC is a registered trademark of Analog Devices, Inc.  
REV. C  
Information furnished by Analog Devices is believed to be accurate and  
reliable. However, no responsibility is assumed by Analog Devices for its  
use, norforanyinfringementsofpatentsorotherrightsofthirdpartiesthat  
may result from its use. No license is granted by implication or otherwise  
under any patent or patent rights of Analog Devices. Trademarks and  
registered trademarks are the property of their respective companies.  
One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.  
Tel: 781/329-4700  
Fax: 781/326-8703  
www.analog.com  
© 2003 Analog Devices, Inc. All rights reserved.  
1234567...44

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