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ADSP-21061LKBZ-160

更新时间： 2024-01-19 16:40:43
品牌 Logo 应用领域
亚德诺 - ADI 微控制器和处理器外围集成电路数字信号处理器时钟
页数 文件大小 规格书
52页 870K
描述
Commercial Grade SHARC DSP Microcomputer

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ADSP-21061LKBZ-160 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Not Recommended零件包装代码：BGA
包装说明：BGA, PGA225,15X15针数：225
Reach Compliance Code：compliantECCN代码：3A991.A.2
HTS代码：8542.31.00.01风险等级：8.18
Is Samacsys：N地址总线宽度：32
桶式移位器：YES位大小：32
边界扫描：YES最大时钟频率：40 MHz
外部数据总线宽度：48格式：FLOATING POINT
内部总线架构：MULTIPLEJESD-30 代码：S-PBGA-B225
JESD-609代码：e1长度：23 mm
低功率模式：NO湿度敏感等级：3
端子数量：225最高工作温度：85 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装等效代码：PGA225,15X15
封装形状：SQUARE封装形式：GRID ARRAY
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not QualifiedRAM（字数）：32768
座面最大高度：2.57 mm子类别：Digital Signal Processors
最大压摆率：480 mA最大供电电压：3.45 V
最小供电电压：3.15 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL EXTENDED端子面层：Tin/Silver/Copper (Sn96.5Ag3.0Cu0.5)
端子形式：BALL端子节距：1.27 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：40
宽度：23 mmuPs/uCs/外围集成电路类型：DIGITAL SIGNAL PROCESSOR, OTHER
Base Number Matches：1

ADSP-21061LKBZ-160 数据手册

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Commercial Grade  
SHARC DSP Microcomputer  
a
ADSP-21061/ADSP-21061L  
Dual data address generators with modulo and bit-reverse  
addressing  
Efficient program sequencing with zero-overhead looping:  
single-cycle loop setup  
IEEE JTAG Standard 1149.1 test access port and on-chip  
emulation  
32-bit single-precision and 40-bit extended-precision IEEE  
floating-point data formats or 32-bit fixed-point data  
format  
240-lead MQFP package, thermally enhanced MQFP, 225-ball  
plastic ball grid array (PBGA)  
Lead (Pb) free packages. For more information, see Ordering  
Guide on Page 52.  
SUMMARY  
High performance signal processor for communications,  
graphics, and imaging applications  
Super Harvard Architecture  
Four independent buses for dual data fetch, instruction  
fetch, and nonintrusive I/O  
32-bit IEEE floating-point computation units—multiplier,  
ALU, and shifter  
Dual-ported on-chip SRAM and integrated I/O peripherals—a  
complete system-on-a-chip  
Integrated multiprocessing features  
KEY FEATURES—PROCESSOR CORE  
50 MIPS, 20 ns instruction rate, single-cycle instruction  
execution  
120 MFLOPS peak, 80 MFLOPS sustained performance  
CORE PROCESSOR  
DUAL-PORTED SRAM  
INSTRUCTION  
TIMER  
JTAG  
TWO INDEPENDENT  
DUAL-PORTED BLOCKS  
7
CACHE  
TEST AND  
EMULATION  
32 ϫ 48-BIT  
PROCESSOR PORT  
ADDR DATA  
ADDR  
I/O PORT  
ADDR  
ADDR  
DATA  
DATA  
DATA  
DAG1  
DAG2  
PROGRAM  
SEQUENCER  
8 ϫ 4 ϫ 32 8 ϫ 4 ϫ 24  
EXTERNAL  
PORT  
IOD  
48  
IOA  
17  
24  
PM ADDRESS BUS  
32  
48  
ADDR BUS  
MUX  
DM ADDRESS BUS  
32  
MULTIPROCESSOR  
INTERFACE  
48  
40/32  
PM DATA BUS  
DM DATA BUS  
BUS  
CONNECT  
(PX)  
DATA BUS  
MUX  
HOST PORT  
S
DATA  
REGISTER  
FILE  
IOP  
4
DMA  
CONTROLLER  
REGISTERS  
(MEMORY  
MAPPED)  
6
6
BARREL  
SHIFTER  
16 ϫ 40-BIT  
MULT  
ALU  
CONTROL,  
STATUS AND  
DATA BUFFERS  
SERIAL PORTS  
(2)  
I/O PROCESSOR  
Figure 1. Functional Block Diagram  
SHARC and the SHARC logo are registered trademarks of Analog Devices, Inc.  
Rev. D Document Feedback  
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infringements of patents or other rights of third parties that may result from its use.  
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or otherwise under any patent or patent rights of Analog Devices. Trademarks and  
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One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106 U.S.A.  
Tel: 781.329.4700  
Technical Support  
©2013 Analog Devices, Inc. All rights reserved.  
www.analog.com  
1234567...52

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