8624BYIT

更新时间： 2024-11-09 08:10:39

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艾迪悌 - IDT		时钟驱动器逻辑集成电路
页数	文件大小	规格书
16页	177K
描述
LOW SKEW, 1-TO-5 DIFFERENTIAL-TO-HSTL ZERO DELAY BUFFER

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8624BYIT 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	LQFP, QFP32,.35SQ,32	针数：	32
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.23
Is Samacsys：	N	系列：	8624
输入调节：	DIFFERENTIAL MUX	JESD-30 代码：	S-PQFP-G32
JESD-609代码：	e0	长度：	7 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	湿度敏感等级：	3
功能数量：	1	反相输出次数：
端子数量：	32	实输出次数：	5
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	LQFP
封装等效代码：	QFP32,.35SQ,32	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE	峰值回流温度（摄氏度）：	240
电源：	1.8,3.3 V	Prop。Delay @ Nom-Sup：	4.5 ns
传播延迟（tpd）：	4.5 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.05 ns	座面最大高度：	1.6 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	20	宽度：	7 mm
最小 fmax：	630 MHz	Base Number Matches：	1

8624BYIT 数据手册

ICS8624I

LOW SKEW, 1-TO-5

DIFFERENTIAL-TO-HSTL ZERO DELAY BUFFER

GENERAL DESCRIPTION

FEATURES

The ICS8624I is

high performance, 1-to-5

• Fully integrated PLL

Differential-to-HSTL zero delay buffer. The ICS8624I

has two selectable clock input pairs. The CLK0,

nCLK0 and CLK1, nCLK1 pair can accept most standard

differential input levels. The VCO operates at a frequency

range of 250MHz to 630MHz. Utilizing one of the outputs

as feedback to the PLL, output frequencies up to 630MHz

can be regenerated with zero delay with respect to the

input. Dual reference clock inputs support reduntant clock

or multiple reference applications..

• Five differential HSTL compatible outputs

• Selectable differential CLKx, nCLKx input pairs

• CLKx, nCLKx pairs can accept the following differential

input levels: LVPECL, LVDS, HSTL, SSTL, HCSL

• Output frequency range: 31.25MHz to 630MHz

• Input frequency range: 31.25MHz to 630MHz

• VCO range: 250MHz to 630MHz

• External feedback for “zero delay” clock regeneration

• Cycle-to-cycle jitter: 35ps (maximum)

• Output skew: 50ps (maximum)

• Static phase offset: 30ps 125ps

• 3.3V core, 1.8V output operating supply

• -40°C to 85°C ambient operating temperature

• Available in both standard and lead-free RoHS-compliant

packages

BLOCK DIAGRAM

PIN ASSIGNMENT

nQ0

PLL_SEL

nQ1

÷4, ÷8

32 31 30 29 28 27 26 25

CLK0

nCLK0

nQ2

SEL0

SEL1

V^DDO

CLK1

nCLK1

nQ3

CLK0

nQ3

PLL

nCLK0

CLK1

nQ4

CLK_SEL

ICS8624I

nQ2

nCLK1

CLK_SEL

FB_IN

nFB_IN

nQ1

V^DDO

10 11 12 13 14 15 16

SEL0

SEL1

32-Lead LQFP

7mm x 7mm x 1.4mm body package

Y Package

TopView

8624BYI

www.idt.com

REV.C JULY 30, 2010

12 3 4 5 6 7...16

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型号	品牌	获取价格	描述	数据表
8624BYLF	IDT	获取价格	TQFP-32, Tray
8624BYLFT	IDT	获取价格	TQFP-32, Reel
8624BYT	IDT	获取价格	PLL Based Clock Driver, 8624 Series, 5 True Output(s), 0 Inverted Output(s), PQFP32, 7 X 7
8625-10B	FILTRAN	获取价格	CHOKE Power Chokes
8625-10C	FILTRAN	获取价格	CHOKE Power Chokes
8625-10D	FILTRAN	获取价格	CHOKE Power Chokes
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8625-12C	FILTRAN	获取价格	CHOKE Power Chokes
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