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854S057BGILF

更新时间： 2024-02-18 09:41:20

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艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
15页	532K
描述
4:1 or 2:1 LVDS Clock Multiplexer with Internal Input Termination

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854S057BGILF 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TSSOP
包装说明：	TSSOP, TSSOP20,.25	针数：	20
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	1.29
Samacsys Description：	TSSOP 4.4 MM 0.65MM PITCH	系列：	854S
输入调节：	STANDARD	JESD-30 代码：	R-PDSO-G20
JESD-609代码：	e3	长度：	6.5 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	湿度敏感等级：	1
功能数量：	1	反相输出次数：
端子数量：	20	实输出次数：	1
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP20,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	260
电源：	2.5 V	Prop。Delay @ Nom-Sup：	0.8 ns
传播延迟（tpd）：	0.8 ns	认证状态：	Not Qualified
座面最大高度：	1.2 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	2.625 V	最小供电电压 (Vsup)：	2.375 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	4.4 mm	Base Number Matches：	1

854S057BGILF 数据手册

4:1 or 2:1 LVDS Clock Multiplexer with

Internal Input Termination

854S057B

Datasheet

General Description

Features

The 854S057B is a 4:1 or 2:1 LVDS Clock Multiplexer which can

operate up to 2GHz. The PCLK, nPCLK pairs can accept most

standard differential input levels. Internal termination is provided on

each differential input pair. The 854S057B operates using a 2.5V

supply voltage. The fully differential architecture and low propagation

delay make it ideal for use in high speed multiplexing applications.

The select pins have internal pulldown resistors. Leaving one input

unconnected (pulled to logic low by the internal resistor) will

transform the device into a 2:1 multiplexer. The SEL1 pin is the most

significant bit and the binary number applied to the select pins will

select the same numbered data input (i.e., 00 selects PCLK0,

nPCLK0).

• High speed differential multiplexer. The device can be configured

as either a 4:1 or 2:1 multiplexer

• One LVDS output pair

• Four selectable PCLK, nPCLK inputs with internal termination

• PCLKx, nPCLKx pairs can accept the following differential

input levels: LVPECL, LVDS, CML, SSTL

• Maximum output frequency: >2GHz

• Part-to-part skew: 200ps (maximum)

• Propagation delay: 800ps (maximum)

• Additive phase jitter, RMS: 0.065ps (typical)

• Full 2.5V power supply

• -40°C to 85°C ambient operating temperature

• Available in lead-free (RoHS 6) package

Block Diagram

Pin Assignment

VT0

VDD

PCLK3

PCLK0

VT0

18 VT3

17 nPCLK3

nPCLK0

PCLK0

nPCLK0

SEL1

SEL0

PCLK1

PCLK2

VT1

nPCLK1

GND

13 VT2

12 nPCLK2

PCLK1

nPCLK1

GND

0 0

0 1

1 0

1 1

854S057B

VT2

20-Lead TSSOP

4.4mm x 6.5mm x 0.925mm package body

G Package

PCLK2

nPCLK2

Top View

VT3

PCLK3

nPCLK3

Pulldown

SEL1

SEL0

Revision B, February 10, 2016

12 3 4 5 6 7...15

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与854S057BGILF相关器件

型号	品牌	描述	获取价格	数据表
854S057BGILFT	IDT	4:1 or 2:1 LVDS Clock Multiplexer with Internal Input Termination	获取价格
854S058I	RENESAS	8:1 Differential-to-LVDS Clock Multiplexer	获取价格
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854S14AKT	IDT	Low Skew Clock Driver, 854S Series, 4 True Output(s), 0 Inverted Output(s), 4 X 4 MM, 0.95	获取价格
854S202AYI	IDT	Clock Driver	获取价格

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