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74LX1G132STR

更新时间： 2024-01-26 14:54:44
品牌 Logo 应用领域
意法半导体 - STMICROELECTRONICS 输入元件
页数 文件大小 规格书
11页 120K
描述
SINGLE 2-INPUT SCHMITT NAND GATE

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74LX1G132STR 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOT-23
包装说明：LSSOP, TSOP5/6,.11,37针数：5
Reach Compliance Code：compliantHTS代码：8542.39.00.01
Factory Lead Time：16 weeks风险等级：5.81
系列：TTL/H/LJESD-30 代码：R-PDSO-G5
JESD-609代码：e4长度：2.9 mm
负载电容（CL）：50 pF逻辑集成电路类型：NAND GATE
最大I（ol）：0.024 A湿度敏感等级：1
功能数量：1输入次数：2
端子数量：5最高工作温度：125 °C
最低工作温度：-55 °C封装主体材料：PLASTIC/EPOXY
封装代码：LSSOP封装等效代码：TSOP5/6,.11,37
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, LOW PROFILE, SHRINK PITCH
包装方法：TAPE AND REEL峰值回流温度（摄氏度）：260
电源：3.3 VProp。Delay @ Nom-Sup：5.5 ns
传播延迟（tpd）：12 ns认证状态：Not Qualified
施密特触发器：YES座面最大高度：1.45 mm
子类别：Gates最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：1.65 V标称供电电压 (Vsup)：1.8 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.95 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：1.625 mmBase Number Matches：1

74LX1G132STR 数据手册

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74LX1G132  
SINGLE 2-INPUT SCHMITT NAND GATE  
■
■
■
5V TOLERANT INPUTS  
HIGH SPEED: t = 5.5ns (MAX.) at V = 3V  
PD  
CC  
LOW POWER DISSIPATION:  
I
= 1µA (MAX.) at T = 25°C  
CC  
A
■
■
TYPICAL HYSTERESIS: V =1V at V =4.5V  
POWER DOWN PROTECTION ON INPUTS  
AND OUTPUTS  
h CC  
SOT23-5L  
SOT323-5L  
T & R  
■
■
■
SYMMETRICAL OUTPUT IMPEDANCE:  
|I | = I = 24mA (MIN) at V = 3V  
OH  
OL  
CC  
ORDER CODES  
BALANCED PROPAGATION DELAYS:  
t
t
PLH  
PHL  
PACKAGE  
OPERATING VOLTAGE RANGE:  
(OPR) = 1.65V to 5.5V  
SOT23-5L  
74LX1G132STR  
74LX1G132CTR  
V
CC  
SOT323-5L  
(1.2V Data Retention)  
■
IMPROVED LATCH-UP IMMUNITY  
Power down protection is provided on all inputs  
and 0 to 7V can be accepted on inputs with no  
regard to the supply voltage. This device can be  
used to interface 5V to 3V.  
This together with its schmitt trigger function  
allows it to be used on line receivers with slow  
rise/fall input signals.  
DESCRIPTION  
The 74LX1G132 is a low voltage CMOS SINGLE  
2-INPUT NAND GATE fabricated with sub-micron  
silicon gate and double-layer metal wiring C MOS  
technology.  
The internal circuit is composed of 3 stages  
including buffer output, which provide high noise  
immunity and stable output.  
2
All inputs and outputs are equipped with  
protection circuits against static discharge.  
PIN CONNECTION AND IEC LOGIC SYMBOLS  
April 2004  
1/11  
1234567...11

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