74LVT573BQ

更新时间： 2024-02-10 15:51:26

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恩智浦 - NXP		总线驱动器总线收发器锁存器逻辑集成电路信息通信管理
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3.3 V octal D-type transparent latch; (3-state)

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74LVT573BQ 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	0.300 INCH, MS-013, SOIC-20
针数：	20	Reach Compliance Code：	unknown
风险等级：	5.05	Is Samacsys：	N
其他特性：	BROADSIDE VERSION OF 373	系列：	LVT
JESD-30 代码：	R-PDSO-G20	JESD-609代码：	e3
长度：	12.8015 mm	负载电容（CL）：	50 pF
逻辑集成电路类型：	BUS DRIVER	最大I（ol）：	0.064 A
湿度敏感等级：	1	位数：	8
功能数量：	1	端口数量：	2
端子数量：	20	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
输出极性：	TRUE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP20,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
包装方法：	TAPE AND REEL	峰值回流温度（摄氏度）：	260
电源：	3.3 V	最大电源电流（ICC）：	12 mA
Prop。Delay @ Nom-Sup：	4.4 ns	传播延迟（tpd）：	5 ns
认证状态：	Not Qualified	座面最大高度：	2.642 mm
子类别：	FF/Latches	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	2.7 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	BICMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7.493 mm	Base Number Matches：	1

74LVT573BQ 数据手册

74LVT573

3.3 V octal D-type transparent latch; (3-state)

Rev. 04 — 15 September 2008

Product data sheet

1. General description

The 74LVT573 is a high-performance BiCMOS product designed for V_CCoperation at

3.3 V. This device is an octal transparent latch coupled to eight 3-state output buffers. The

two sections of the device are controlled independently by Latch Enable (LE) and Output

Enable (OE) control gates. The 74LVT573 has a broadside pinout conﬁguration to

facilitate PC board layout and allow easy interface with microprocessors.

The data on the D inputs are transferred to the latch outputs when the Latch Enable (LE)

input is High. The latch remains transparent to the data inputs while LE is High, and stores

the data that is present one setup time before the High-to-Low enable transition.

The 3-state output buffers are designed to drive heavily loaded 3-state buses, MOS

memories, or MOS microprocessors. The active-Low Output Enable (OE) controls all

eight 3-state buffers independent of the latch operation.

When OE is Low, the latched or transparent data appears at the outputs. When OE is

High, the outputs are in the High-impedance “OFF” state, which means they will neither

drive nor load the bus.

2. Features

I Inputs and outputs arranged for easy interfacing to microprocessors

I 3-state outputs for bus interfacing

I Common output enable control

I TTL input and output switching levels

I Input and output interface capability to systems at 5 V supply

I Bus hold data inputs eliminate need for external pull-up resistors to hold unused inputs

I Live insertion and extraction permitted

I No bus current loading when output is tied to 5 V bus

I Power-up reset

I Power-up 3-state

I Latch-up protection

N JESD78 class II exceeds 500 mA

I ESD protection:

N HBM JESD22-A114E exceeds 2000 V

N MM JESD22-A115-A exceeds 200 V

I Speciﬁed from −40 °C to +85 °C

12 3 4 5 6 7...16

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型号	品牌	获取价格	描述	数据表
74LVT573D	NXP	获取价格	3.3V Octal D-type transparent latch 3-State
74LVT573D	NEXPERIA	获取价格	3.3 V octal D-type transparent latch; 3-stateProduction
74LVT573DB	NXP	获取价格	3.3V Octal D-type transparent latch 3-State
74LVT573DB,118	NXP	获取价格	74LVT573 - 3.3 V octal D-type transparent latch; 3-state SSOP2 20-Pin
74LVT573DB-T	ETC	获取价格	8-Bit D-Type Latch
74LVT573D-T	ETC	获取价格	8-Bit D-Type Latch
74LVT573MSA	FAIRCHILD	获取价格	Low Voltage Octal Transparent Latch with 3-STATE Outputs
74LVT573MSA	ROCHESTER	获取价格	LVT SERIES, 8-BIT DRIVER, TRUE OUTPUT, PDSO20, 5.30 MM, MO-150, SSOP-20
74LVT573MSAX	FAIRCHILD	获取价格	Low Voltage Octal Transparent Latch with 3-STATE Outputs
74LVT573MSAX	ROCHESTER	获取价格	LVT SERIES, 8-BIT DRIVER, TRUE OUTPUT, PDSO20, 5.30 MM, MO-150, SSOP-20

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