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74LVT16543ADGG

更新时间： 2024-09-15 11:16:07
品牌 Logo 应用领域
安世 - NEXPERIA 信息通信管理光电二极管输出元件逻辑集成电路
页数 文件大小 规格书
15页 238K
描述
3.3 V 16-bit registered transceiver; 3-stateProduction

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74LVT16543ADGG 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：TSSOP,Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.61
Is Samacsys：N其他特性：WITH INDEPENDENT OUTPUT ENABLE FOR EACH DIRECTION
系列：LVTJESD-30 代码：R-PDSO-G56
JESD-609代码：e4长度：14 mm
逻辑集成电路类型：REGISTERED BUS TRANSCEIVER湿度敏感等级：2
位数：8功能数量：2
端口数量：2端子数量：56
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260传播延迟（tpd）：6.2 ns
座面最大高度：1.2 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：2.7 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：BICMOS
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：6.1 mmBase Number Matches：1

74LVT16543ADGG 数据手册

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74LVT16543A  
3.3 V 16-bit registered transceiver; 3-state  
Rev. 4 — 1 April 2021  
Product data sheet  
1. General description  
The 74LVT16543A is a 16-bit registered transceiver with 3-state outputs. The device can be used  
as two 8-bit transceivers or one 16-bit transceiver.  
Data flow in each direction is controlled by intput enable (nEAB and nEBA), latch enable  
(nLEAB and nLEBA), and output enable (nOEAB and nOEBA) inputs. For A to B data flow, the  
device operates in the transparent mode when (nEAB) and (nLEAB) are LOW. A subsequent  
LOW-to-HIGH transition of the nLEAB input latches the data and the outputs no longer change with  
the inputs. A HIGH on either nEAB or nOEAB causes the outputs to assume a high-impedance  
OFF-state.  
Control of data flow from B to A is similar, but using the nEBA, nLEBA, and nOEBA inputs.  
Bus hold data inputs eliminate the need for external pull-up resistors to define unused inputs  
2. Features and benefits  
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16-bit universal bus interface  
3-state buffers  
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Wide supply voltage range from 2.7 to 3.6 V  
Input and output interface capability to systems at 5 V supply  
Overvoltage tolerant inputs to 5.5 V  
Direct interface with TTL levels  
BiCMOS high speed and output drive  
Output capability: +64 mA/-32 mA  
Bus-hold data inputs eliminate the need for external pull-up resistors to hold unused inputs  
Live insertion/extraction permitted  
Power-up 3-state  
Power-up reset  
No bus current loading when output is tied to 5 V bus  
IOFF circuitry provides partial Power-down mode operation  
Latch-up performance exceeds 500 mA per JESD 78 Class II Level B  
Complies with JEDEC standards  
•
JESD8C (2.7 V to 3.6 V)  
•
ESD protection:  
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•
HBM: JESD22-A114F exceeds 2000 V  
MM: JESD22-A115-A exceeds 200 V  
3. Ordering information  
Table 1. Ordering information  
Type number  
Package  
Temperature range Name  
Description  
Version  
74LVT16543ADGG -40 °C to +85 °C  
TSSOP56  
plastic thin shrink small outline package; 56 leads; SOT364-1  
body width 6.1 mm  
 
 
 
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