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74LVQ02MTR

更新时间： 2024-11-19 03:51:59
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意法半导体 - STMICROELECTRONICS 输入元件
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11页 231K
描述
LOW VOLTAGE CMOS QUAD 2-INPUT NOR GATE

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74LVQ02MTR 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOP, SOP14,.25
针数：14Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.28
系列：LVQJESD-30 代码：R-PDSO-G14
JESD-609代码：e0长度：8.65 mm
负载电容（CL）：50 pF逻辑集成电路类型：NOR GATE
最大I（ol）：0.024 A功能数量：4
输入次数：2端子数量：14
最高工作温度：125 °C最低工作温度：-55 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP14,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE包装方法：TAPE AND REEL
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3 V
Prop。Delay @ Nom-Sup：9.5 ns传播延迟（tpd）：13.5 ns
认证状态：Not Qualified施密特触发器：NO
座面最大高度：1.75 mm子类别：Gates
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2 V
标称供电电压 (Vsup)：2.7 V表面贴装：YES
技术：CMOS温度等级：MILITARY
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：3.9 mm
Base Number Matches：1

74LVQ02MTR 数据手册

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74LVQ02  
LOW VOLTAGE CMOS QUAD 2-INPUT NOR GATE  
■
HIGH SPEED:  
= 5 ns (TYP.) at V = 3.3 V  
t
PD  
CC  
■
■
COMPATIBLE WITH TTL OUTPUTS  
LOW POWER DISSIPATION:  
I
= 2µA(MAX.) at T =25°C  
CC  
A
■
■
■
LOW NOISE:  
= 0.3V (TYP.) at V = 3.3V  
75Ω TRANSMISSION LINE DRIVING  
CAPABILITY  
SOP  
TSSOP  
V
OLP  
CC  
Table 1: Order Codes  
PACKAGE  
SYMMETRICAL OUTPUT IMPEDANCE:  
|I | = I = 12mA (MIN) at V = 3.0V  
OH  
OL  
CC  
T & R  
■
■
PCI BUS LEVELS GUARANTEED AT 24 mA  
BALANCED PROPAGATION DELAYS:  
SOP  
74LVQ02MTR  
74LVQ02TTR  
TSSOP  
t
t
PLH  
PHL  
■
■
■
OPERATING VOLTAGE RANGE:  
(OPR) = 2V to 3.6V (1.2V Data Retention)  
PIN AND FUNCTION COMPATIBLE WITH  
74 SERIES 02  
V
technology. It is ideal for low power and low noise  
3.3V applications.  
The internal circuit is composed of 3 stages  
including buffer output, which enables high noise  
immunity and stable output.  
CC  
IMPROVED LATCH-UP IMMUNITY  
All inputs and outputs are equipped with  
protection circuits against static discharge, giving  
them 2KV ESD immunity and transient excess  
voltage.  
DESCRIPTION  
The 74LVQ02 is a low voltage CMOS QUAD  
2-INPUT NOR GATE fabricated with sub-micron  
2
silicon gate and double-layer metal wiring C MOS  
Figure 1: Pin Connection And IEC Logic Symbols  
Rev. 5  
1/11  
July 2004  
1234567...11

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