Datasheet > 74LVC1G175GW

74LVC1G175GW

更新时间： 2024-11-07 11:11:39

品牌	Logo	应用领域
安世 - NEXPERIA		光电二极管逻辑集成电路触发器
页数	文件大小	规格书
17页	263K
描述
Single D-type flip-flop with reset; positive-edge triggerProduction

阅读下载

中文翻译

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

74LVC1G175GW 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	SC-88, 6 PIN	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.22
Is Samacsys：	N	系列：	LVC/LCX/Z
JESD-30 代码：	R-PDSO-G6	JESD-609代码：	e3
长度：	2 mm	逻辑集成电路类型：	D FLIP-FLOP
湿度敏感等级：	1	位数：	1
功能数量：	1	端子数量：	6
最高工作温度：	125 °C	最低工作温度：	-40 °C
输出极性：	TRUE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	260
传播延迟（tpd）：	17 ns	认证状态：	Not Qualified
座面最大高度：	1.1 mm	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	1.65 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	AUTOMOTIVE	端子面层：	Tin (Sn)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
触发器类型：	POSITIVE EDGE	宽度：	1.25 mm
最小 fmax：	200 MHz	Base Number Matches：	1

74LVC1G175GW 数据手册

74LVC1G175

Single D-type flip-flop with reset; positive-edge trigger

Rev. 10 — 27 January 2022

Product data sheet

1. General description

The 74LVC1G175 is a low-power, low-voltage single positive edge triggered D-type flip-flop with

individual data (D) input, clock (CP) input, master reset (MR) input, and Q output.

The master reset (MR) is an asynchronous active LOW input and operates independently of the

clock input. Information on the data input is transferred to the Q output on the LOW-to-HIGH

transition of the clock pulse. The D input must be stable one set-up time prior to the LOW-to-HIGH

clock transition for predictable operation.

The inputs can be driven from either 3.3 V or 5 V devices. This feature allows the use of this device

in a mixed 3.3 V and 5 V environment.

This device is fully specified for partial power-down applications using I_OFF. The I_OFFcircuitry

disables the output, preventing the damaging backflow current through the device when it is

powered down.

Schmitt trigger action at all inputs makes the circuit highly tolerant of slower input rise and fall

times.

2. Features and benefits

•

Wide supply voltage range from 1.65 V to 5.5 V

•

High noise immunity

Overvoltage tolerant inputs to 5.5 V

±24 mA output drive (V_CC= 3.0 V)

CMOS low power dissipation

Direct interface with TTL levels

I_OFFcircuitry provides partial Power-down mode operation

Latch-up performance exceeds 250 mA

Complies with JEDEC standard:

•

JESD8-7 (1.65 V to 1.95 V)

JESD8-5 (2.3 V to 2.7 V)

JESD8C (2.7 V to 3.6 V)

JESD36 (4.5 V to 5.5 V)

•

ESD protection:

•

HBM JESD22-A114F exceeds 2000 V

MM JESD22-A115-A exceeds 200 V.

•

Multiple package options

Specified from -40 °C to +85 °C and -40 °C to +125 °C.

12 3 4 5 6 7...17

中文翻译

下载PDF

与74LVC1G175GW相关器件

型号	品牌	获取价格	描述	数据表
74LVC1G175GW.125	NXP	获取价格	Single D-type flip-flop with reset; positive-edge trigger
74LVC1G175GW-Q100	NXP	获取价格	IC D FLIP-FLOP, FF/Latch
74LVC1G175GW-Q100	NEXPERIA	获取价格	Single D-type flip-flop with reset; positive-edge trigger
74LVC1G175GW-Q100H	NXP	获取价格	74LVC1G175-Q100 - Single D-type flip-flop with reset; positive-edge trigger TSSOP 6-Pin
74LVC1G175-Q100	NEXPERIA	获取价格	Single D-type flip-flop with reset; positive-edge trigger
74LVC1G17FW4-7	DIODES	获取价格	SINGLE SCHMITT-TRIGGER BUFFER
74LVC1G17FZ4-7	DIODES	获取价格	SINGLE SCHMITT-TRIGGER BUFFER
74LVC1G17GF	NXP	获取价格	Single Schmitt trigger buffer
74LVC1G17GM	NXP	获取价格	Single Schmitt-trigger buffer
74LVC1G17GM	NEXPERIA	获取价格	Single Schmitt trigger bufferProduction

与74LVC1G175GW相关文章

英伟达新AI芯片Rubin或提前半年亮相
2024-11-05

14
苹果iPhone 17将全系采用三星/LG显示LTPO OLED面板
2024-11-05

12
三星深化印度制造布局，供应链本地化进程加速
2024-10-29

36
芯擎科技“星辰一号”自动驾驶芯片点亮成功，2025年量产在即
2024-10-29

33

产品中心

服务支持

精选活动

关于我们

帮助中心

74LVC1G175GW

74LVC1G175GW 技术参数

74LVC1G175GW 数据手册

与74LVC1G175GW相关器件

与74LVC1G175GW相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

74LVC1G175GW

74LVC1G175GW 技术参数

74LVC1G175GW 数据手册

与74LVC1G175GW相关器件

与74LVC1G175GW相关文章

您还可以找

您在本页遇到什么问题？