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74LV10

更新时间： 2024-01-23 07:21:12

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74LV10 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	TSSOP, TSSOP14,.25	Reach Compliance Code：	unknown
风险等级：	5.86	JESD-30 代码：	R-PDSO-G14
JESD-609代码：	e0	负载电容（CL）：	50 pF
逻辑集成电路类型：	NAND GATE	最大I（ol）：	0.008 A
端子数量：	14	最高工作温度：	125 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装等效代码：	TSSOP14,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
包装方法：	TAPE AND REEL	电源：	3.3 V
Prop。Delay @ Nom-Sup：	26 ns	认证状态：	Not Qualified
施密特触发器：	NO	子类别：	Gates
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	AUTOMOTIVE
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.635 mm	端子位置：	DUAL
Base Number Matches：	1

INTEGRATED CIRCUITS

74LV10

Triple 3-input NAND gate

Product specification

1998 Apr 20

Supersedes data of 1997 Feb 12

IC24 Data Handbook

Philips

Semiconductors

12 3 4 5 6 7...10

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型号	品牌	获取价格	描述	数据表
74LV107	NXP	获取价格	Dual JK flip-flop with reset; negative-edge trigger
74LV107D	NXP	获取价格	Dual JK flip-flop with reset; negative-edge trigger
74LV107D	PHILIPS	获取价格	J-K Flip-Flop, 2-Func, Negative Edge Triggered, CMOS, PDSO14,
74LV107DB	NXP	获取价格	Dual JK flip-flop with reset; negative-edge trigger
74LV107DB-T	ETC	获取价格	J-K-Type Flip-Flop
74LV107D-T	ETC	获取价格	J-K-Type Flip-Flop
74LV107N	NXP	获取价格	Dual JK flip-flop with reset; negative-edge trigger
74LV107PW	NXP	获取价格	Dual JK flip-flop with reset; negative-edge trigger
74LV107PWDH	NXP	获取价格	Dual JK flip-flop with reset; negative-edge trigger
74LV107PWDH-T	NXP	获取价格	IC LV/LV-A/LVX/H SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT,