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74HCT573PW,118 PDF预览

74HCT573PW,118

更新时间： 2024-11-24 10:40:27
品牌 Logo 应用领域
恩智浦 - NXP PC驱动光电二极管逻辑集成电路
页数 文件大小 规格书
21页 226K
描述
74HC(T)573 - Octal D-type transparent latch; 3-state TSSOP2 20-Pin

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74HCT573PW,118 技术参数

是否Rohs认证： 符合生命周期：Transferred
零件包装代码：TSSOP2包装说明：4.40 MM, PLASTIC, MO-153, SOT-360-1, TSSOP-20
针数：20Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：3.05
其他特性：BROADSIDE VERSION OF 373系列：HCT
JESD-30 代码：R-PDSO-G20长度：6.5 mm
负载电容（CL）：50 pF逻辑集成电路类型：BUS DRIVER
最大I（ol）：0.006 A湿度敏感等级：1
位数：8功能数量：1
端口数量：2端子数量：20
最高工作温度：125 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP20,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH包装方法：TAPE AND REEL
峰值回流温度（摄氏度）：260电源：5 V
Prop。Delay @ Nom-Sup：53 ns传播延迟（tpd）：53 ns
认证状态：Not Qualified座面最大高度：1.1 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：NICKEL/PALLADIUM/GOLD (NI/PD/AU)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：4.4 mmBase Number Matches：1

74HCT573PW,118 数据手册

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74HC573; 74HCT573  
Octal D-type transparent latch; 3-state  
Rev. 6 — 26 January 2015  
Product data sheet  
1. General description  
The 74HC573; 74HCT573 is a high-speed Si-gate CMOS device and is pin compatible  
with Low-power Schottky TTL (LSTTL). It is specified in compliance with JEDEC standard  
no. 7A.  
The 74HC573; 74HCT573 has octal D-type transparent latches featuring separate D-type  
inputs for each latch and 3-state true outputs for bus-oriented applications. A latch enable  
(LE) input and an output enable (OE) input are common to all latches.  
When LE is HIGH, data at the Dn inputs enter the latches. In this condition, the latches are  
transparent, i.e. a latch output changes state each time its corresponding D input  
changes.  
When LE is LOW the latches store the information that was present at the D-inputs a  
set-up time preceding the HIGH-to-LOW transition of LE. When OE is LOW, the contents  
of the 8 latches are available at the outputs. When OE is HIGH, the outputs go to the  
high-impedance OFF-state. Operation of the OE input does not affect the state of the  
latches.  
The 74HC573; 74HCT573 is functionally identical to:  
• 74HC563; 74HCT563, but inverted outputs  
• 74HC373; 74HCT373, but different pin arrangement  
2. Features and benefits  
Input levels:  
For 74HC573: CMOS level  
For 74HCT573: TTL level  
Inputs and outputs on opposite sides of package allowing easy interface with  
microprocessors  
Useful as input or output port for microprocessors and microcomputers  
3-state non-inverting outputs for bus-oriented applications  
Common 3-state output enable input  
Multiple package options  
ESD protection:  
HBM JESD22-A114F exceeds 2000 V  
MM JESD22-A115-A exceeds 200 V  
Specified from 40 C to +85 C and from 40 C to +125 C  
1234567...21

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74HCT573PW,118 替代型号

型号 品牌 替代类型 描述 数据表
74HCT573PW,112 NXP

完全替代

 74HC(T)573 - Octal D-type transparent latch; 3-state TSSOP2 20-Pin
74HCT573PW NEXPERIA

类似代替

 Octal D-type transparent latch; 3-stateProduction
SN74HCT573PWR TI

功能相似

 OCTAL TRANSPARENT D-TYPE LATCHES WITH 3-STATE OUTPUTS

与74HCT573PW,118相关器件

型号 品牌 获取价格 描述 数据表
74HCT573PW-Q100 NXP

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 		Octal D-type transparent latch; 3-state
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74HCT573-Q100 NXP

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