74AUP1T45GW

更新时间： 2024-02-27 06:12:28

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恩智浦 - NXP		总线驱动器总线收发器逻辑集成电路光电二极管
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Low-power dual supply translating transceiver; 3-state

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74AUP1T45GW 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	TSSOP,	Reach Compliance Code：	compliant
风险等级：	5.63	其他特性：	WITH DIRECTION CONTROL
系列：	AUP/ULP/V	JESD-30 代码：	R-PDSO-G6
JESD-609代码：	e3	长度：	2 mm
逻辑集成电路类型：	BUS TRANSCEIVER	湿度敏感等级：	1
位数：	1	功能数量：	1
端口数量：	2	端子数量：	6
最高工作温度：	125 °C	最低工作温度：	-40 °C
输出特性：	3-STATE	输出极性：	TRUE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	传播延迟（tpd）：	40.5 ns
座面最大高度：	1.1 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	1.1 V	标称供电电压 (Vsup)：	1.4 V
表面贴装：	YES	技术：	CMOS
温度等级：	AUTOMOTIVE	端子面层：	Tin (Sn)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	1.25 mm	Base Number Matches：	1

74AUP1T45GW 数据手册

74AUP1T45

Low-power dual supply translating transceiver; 3-state

Rev. 01 — 18 October 2006

Product data sheet

1. General description

The 74AUP1T45 is a high-performance, low-power, low-voltage, Si-gate CMOS device,

superior to most advanced CMOS compatible TTL families.

The 74AUP1T45 is a single bit transceiver featuring two data input-outputs (A and B), a

direction control input (DIR) and dual supply pins (V_CC(A)and V_CC(B)) which enable

bidirectional level translation. Both V_CC(A)and V_CC(B)can be supplied at any voltage

between 1.1 V and 3.6 V making the device suitable for interfacing between any of the low

voltage nodes (1.2 V, 1.5 V, 1.8 V, 2.5 V and 3.3 V). Pins A and DIR are referenced to

V_CC(A)and pin B is referenced to V_CC(B). A HIGH on DIR allows transmission from A to B

and a LOW on DIR allows transmission from B to A.

Schmitt trigger action on all inputs makes the circuit tolerant of slower input rise and fall

times across the entire V_CC(A)and V_CC(B)ranges. The device ensures low static and

dynamic power consumption and is fully speciﬁed for partial power-down applications

using I_OFF. The I_OFFcircuitry disables the output, preventing any damaging backﬂow

current through the device when it is powered down. In suspend mode when either V_CC(A)

or V_CC(B)are at GND, both A and B are in the high-impedance OFF-state.

2. Features

I Wide supply voltage range:

N V_CC(A): 1.1 V to 3.6 V

N V_CC(B): 1.1 V to 3.6 V

I High noise immunity

I Complies with JEDEC standards:

N JESD8-7 (1.2 V to 1.95 V)

N JESD8-5 (1.8 V to 2.7 V)

N JESD8-B (2.7 V to 3.6 V)

I ESD protection:

N HBM JESD22-A114-D Class 3A exceeds 5000 V

N MM JESD22-A115-A exceeds 200 V

N CDM JESD22-C101-C exceeds 1000 V

I Low static power consumption; I_CC= 0.9 µA (maximum)

I Suspend mode

I Latch-up performance exceeds 100 mA per JESD 78 Class II

I Inputs accept voltages up to 3.6 V

I Low noise overshoot and undershoot < 10 % of V_CC

I I_OFFcircuitry provides partial Power-down mode operation

12 3 4 5 6 7...33

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与74AUP1T45GW相关器件

型号	品牌	描述	获取价格	数据表
74AUP1T45GW,125	NXP	74AUP1T45 - Low-power dual supply translating transceiver; 3-state TSSOP 6-Pin	获取价格
74AUP1T50GW	NEXPERIA	Low-power buffer with voltage-level translatorProduction	获取价格
74AUP1T50GX	NEXPERIA	Low-power buffer with voltage-level translatorProduction	获取价格
74AUP1T57	NXP	Low-power configurable gate with voltage-level translator	获取价格
74AUP1T57GF	NXP	Low-power configurable gate with voltage-level translator	获取价格
74AUP1T57GM	NXP	Low-power configurable gate with voltage-level translator	获取价格

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