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74AUP1G32GW/DG,125

更新时间： 2024-01-10 04:51:20

品牌	Logo	应用领域
恩智浦 - NXP		栅输入元件光电二极管逻辑集成电路
页数	文件大小	规格书
21页	347K
描述
IC AUP/ULP/V SERIES, 2-INPUT OR GATE, PDSO5, 1.25 MM, PLASTIC, MO-203, SC-88A, SOT-353-1, TSSOP-5, Gate

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74AUP1G32GW/DG,125 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	TSSOT
包装说明：	TSSOP,	针数：	5
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.14	系列：	AUP/ULP/V
JESD-30 代码：	R-PDSO-G5	JESD-609代码：	e3
长度：	2.05 mm	逻辑集成电路类型：	OR GATE
湿度敏感等级：	1	功能数量：	1
输入次数：	2	端子数量：	5
最高工作温度：	125 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	传播延迟（tpd）：	23.7 ns
认证状态：	Not Qualified	座面最大高度：	1.1 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	0.8 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	AUTOMOTIVE
端子面层：	TIN	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	1.25 mm
Base Number Matches：	1

74AUP1G32

Low-power 2-input OR-gate

Rev. 7 — 8 July 2013

Product data sheet

1. General description

The 74AUP1G32 provides the single 2-input OR function.

Schmitt-trigger action at all inputs makes the circuit tolerant to slower input rise and fall

times across the entire V_CCrange from 0.8 V to 3.6 V.

This device ensures a very low static and dynamic power consumption across the entire

V_CCrange from 0.8 V to 3.6 V.

This device is fully specified for partial power-down applications using I_OFF

The I_OFFcircuitry disables the output, preventing the damaging backflow current through

the device when it is powered down.

2. Features and benefits

 Wide supply voltage range from 0.8 V to 3.6 V

 High noise immunity

 Complies with JEDEC standards:

 JESD8-12 (0.8 V to 1.3 V)

 JESD8-11 (0.9 V to 1.65 V)

 JESD8-7 (1.2 V to 1.95 V)

 JESD8-5 (1.8 V to 2.7 V)

 JESD8-B (2.7 V to 3.6 V)

 ESD protection:

 HBM JESD22-A114F Class 3A exceeds 5000 V

 MM JESD22-A115-A exceeds 200 V

 CDM JESD22-C101E exceeds 1000 V

 Low static power consumption; I_CC= 0.9 A (maximum)

 Latch-up performance exceeds 100 mA per JESD 78 Class II

 Inputs accept voltages up to 3.6 V

 Low noise overshoot and undershoot < 10 % of V_CC

 I_OFFcircuitry provides partial power-down mode operation

 Multiple package options

 Specified from 40 C to +85 C and 40 C to +125 C

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型号	品牌	描述	获取价格	数据表
74AUP1G32GW-Q100	NEXPERIA	Low-power 2-input OR-gate	获取价格
74AUP1G32GW-Q100,125	NXP	OR Gate, AUP/ULP/V Series, 1-Func, 2-Input, CMOS, PDSO5	获取价格
74AUP1G32GX	NXP	Low-power 2-input OR-gate	获取价格
74AUP1G32GX	NEXPERIA	Low-power 2-input OR-gateProduction	获取价格
74AUP1G32-Q100	NEXPERIA	Low-power 2-input OR-gate	获取价格
74AUP1G332	NXP	Low-power 3-input OR gate	获取价格