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74AUP1G32GW-Q100

更新时间： 2024-01-29 18:55:30

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描述
Low-power 2-input OR-gate

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74AUP1G32GW-Q100 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	TSSOP,
针数：	5	Reach Compliance Code：	compliant
风险等级：	8.02	Samacsys Description：	Low-power 2-input OR-gate@en-us
系列：	AUP/ULP/V	JESD-30 代码：	R-PDSO-G5
长度：	2.05 mm	逻辑集成电路类型：	OR GATE
功能数量：	1	输入次数：	2
端子数量：	5	最高工作温度：	125 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	传播延迟（tpd）：	23.7 ns
筛选级别：	AEC-Q100	座面最大高度：	1.1 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	0.8 V
标称供电电压 (Vsup)：	1.1 V	表面贴装：	YES
技术：	CMOS	温度等级：	AUTOMOTIVE
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	宽度：	1.25 mm

74AUP1G32GW-Q100 数据手册

74AUP1G32-Q100

Low-power 2-input OR-gate

Rev. 3 — 28 January 2019

Product data sheet

1. General description

The 74AUP1G32-Q100 provides the single 2-input OR function.

Schmitt-trigger action at all inputs makes the circuit tolerant to slower input rise and fall times

across the entire V_CCrange from 0.8 V to 3.6 V.

This device ensures a very low static and dynamic power consumption across the entire V_CCrange

from 0.8 V to 3.6 V.

This device is fully specified for partial power-down applications using I_OFF. The I_OFFcircuitry

disables the output, preventing the damaging backflow current through the device when it is

powered down.

This product has been qualified to the Automotive Electronics Council (AEC) standard Q100

(Grade 1) and is suitable for use in automotive applications.

2. Features and benefits

•

Automotive product qualification in accordance with AEC-Q100 (Grade 1)

Specified from -40 °C to +85 °C and from -40 °C to +125 °C

•

Wide supply voltage range from 0.8 V to 3.6 V

High noise immunity

Complies with JEDEC standards:

•

JESD8-12 (0.8 V to 1.3 V)

JESD8-11 (0.9 V to 1.65 V)

JESD8-7 (1.2 V to 1.95 V)

JESD8-5 (1.8 V to 2.7 V)

JESD8-B (2.7 V to 3.6 V)

•

ESD protection:

•

MIL-STD-883, method 3015 Class 3A. Exceeds 5000 V

HBM JESD22-A114F Class 3A. Exceeds 5000 V

MM JESD22-A115-A exceeds 200 V (C = 200 pF, R = 0 Ω)

•

Low static power consumption; I_CC= 0.9 µA (maximum)

Latch-up performance exceeds 100 mA per JESD 78 Class II

Inputs accept voltages up to 3.6 V

Low noise overshoot and undershoot < 10 % of V_CC

I_OFFcircuitry provides partial power-down mode operation

3. Ordering information

Table 1. Ordering information

Type number

Package

Temperature range Name

Description

Version

74AUP1G32GW-Q100

74AUP1G32GM-Q100

-40 °C to +125 °C

TSSOP5

plastic thin shrink small outline package; 5 leads; SOT353-1

body width 1.25 mm

-40 °C to +125 °C

XSON6

plastic extremely thin small outline package;

no leads; 6 terminals; body 1 × 1.45 × 0.5 mm

SOT886

12 3 4 5 6 7...14

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型号	品牌	描述	获取价格	数据表
74AUP1G32GW-Q100,125	NXP	OR Gate, AUP/ULP/V Series, 1-Func, 2-Input, CMOS, PDSO5	获取价格
74AUP1G32GX	NXP	Low-power 2-input OR-gate	获取价格
74AUP1G32GX	NEXPERIA	Low-power 2-input OR-gateProduction	获取价格
74AUP1G32-Q100	NEXPERIA	Low-power 2-input OR-gate	获取价格
74AUP1G332	NXP	Low-power 3-input OR gate	获取价格
74AUP1G332GF	NXP	Low-power 3-input OR gate	获取价格

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