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74AUP1G175GF

更新时间： 2024-11-05 04:00:55

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恩智浦 - NXP		/
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26页	92K
描述
Low-power D-type flip-flop with reset; positive-edge trigger

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74AUP1G175GF 技术参数

Source Url Status Check Date：	2013-06-14 00:00:00	是否无铅：	不含铅
是否Rohs认证：	符合	生命周期：	Transferred
零件包装代码：	SON	包装说明：	1 X 1 MM, 0.50 MM HEIGHT, PLASTIC, SOT-891, SON-6
针数：	6	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.35
系列：	AUP/ULP/V	JESD-30 代码：	S-PDSO-N6
JESD-609代码：	e3	长度：	1 mm
负载电容（CL）：	30 pF	逻辑集成电路类型：	D FLIP-FLOP
最大频率@ Nom-Sup：	70000000 Hz	最大I（ol）：	0.0017 A
湿度敏感等级：	1	位数：	1
功能数量：	1	端子数量：	6
最高工作温度：	125 °C	最低工作温度：	-40 °C
输出极性：	TRUE	封装主体材料：	PLASTIC/EPOXY
封装代码：	VSON	封装等效代码：	SOLCC6,.04,14
封装形状：	SQUARE	封装形式：	SMALL OUTLINE, VERY THIN PROFILE
包装方法：	TAPE AND REEL	峰值回流温度（摄氏度）：	260
电源：	1.2/3.3 V	Prop。Delay @ Nom-Sup：	21 ns
传播延迟（tpd）：	21 ns	认证状态：	Not Qualified
座面最大高度：	0.5 mm	子类别：	FF/Latches
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	0.8 V
标称供电电压 (Vsup)：	1.1 V	表面贴装：	YES
技术：	CMOS	温度等级：	AUTOMOTIVE
端子面层：	Tin (Sn)	端子形式：	NO LEAD
端子节距：	0.35 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	触发器类型：	POSITIVE EDGE
宽度：	1 mm	最小 fmax：	410 MHz
Base Number Matches：	1

74AUP1G175GF 数据手册

74AUP1G175

Low-power D-type ﬂip-ﬂop with reset; positive-edge trigger

Rev. 01.mm — 27 March 2006

Preliminary data sheet

1. General description

The 74AUP1G175 is a high-performance, low-power, low-voltage, Si-gate CMOS device,

superior to most advanced CMOS compatible TTL families.

Schmitt-trigger action at all inputs makes the circuit tolerant to slower input rise and fall

times across the entire V_CCrange from 0.8 V to 3.6 V.

This device ensures a very low static and dynamic power consumption across the entire

V_CCrange from 0.8 V to 3.6 V.

This device is fully speciﬁed for partial Power-down applications using I_OFF

The I_OFFcircuitry disables the output, preventing the damaging backﬂow current through

the device when it is powered down.

The 74AUP1G175 is a single positive edge triggered D-type ﬂip-ﬂop with individual

data (D) input, clock (CP) input, master reset (MR) input, and Q output.The master reset

(MR) is an asynchronous active LOW input and operates independently of the clock input.

Information on the data input is transferred to the Q output on the LOW-to-HIGH transition

of the clock pulse. The D input must be stable one set-up time prior to the LOW-to-HIGH

clock transition, for predictable operation.

2. Features

■ Wide supply voltage range from 0.8 V to 3.6 V

■ High noise immunity

■ Complies with JEDEC standards:

◆ JESD8-12 (0.8 V to 1.3 V)

◆ JESD8-11 (0.9 V to 1.65 V)

◆ JESD8-7 (1.2 V to 1.95 V)

◆ JESD8-5 (1.8 V to 2.7 V)

◆ JESD8-B (2.7 V to 3.6 V)

■ ESD protection:

◆ HBM JESD22-A114-C Class 3A. Exceeds 5000 V

◆ MM JESD22-A115-A exceeds 200 V

◆ CDM JESD22-C101-C exceeds 1000 V

■ Low static power consumption; I_CC= 0.9 µA (maximum)

■ Latch-up performance exceeds 100 mA per JESD 78 Class II

■ Inputs accept voltages up to 3.6 V

■ Low noise overshoot and undershoot < 10 % of V_CC

■ I_OFFcircuitry provides partial Power-down mode operation

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74AUP1G175GF,132	NXP	获取价格	74AUP1G175 - Low-power D-type flip-flop with reset; positive-edge trigger SON 6-Pin
74AUP1G175GM	NXP	获取价格	Low-power D-type flip-flop with reset; positive-edge trigger
74AUP1G175GM	NEXPERIA	获取价格	Low-power D-type flip-flop with reset; positive-edge triggerProduction
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