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74AC175

更新时间： 2024-01-18 13:28:13
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安森美 - ONSEMI 触发器
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6页 182K
描述
QUAD D FLIP-FLOP WITH MASTER RESET

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74AC175 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOIC包装说明：5.30 MM, EIAJ TYPE2, SOP-16
针数：16Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.51
Is Samacsys：N系列：AC
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：10.2 mm负载电容（CL）：50 pF
逻辑集成电路类型：D FLIP-FLOP最大频率@ Nom-Sup：139000000 Hz
最大I（ol）：0.012 A湿度敏感等级：1
位数：4功能数量：1
端子数量：16最高工作温度：85 °C
最低工作温度：-40 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP16,.3封装形状：RECTANGULAR
封装形式：SMALL OUTLINE包装方法：TAPE AND REEL
峰值回流温度（摄氏度）：260电源：3.3/5 V
传播延迟（tpd）：14.5 ns认证状态：Not Qualified
座面最大高度：2.1 mm子类别：FF/Latches
最大供电电压 (Vsup)：6 V最小供电电压 (Vsup)：2 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：5.3 mm最小 fmax：244 MHz
Base Number Matches：1

74AC175 数据手册

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QUAD D FLIP-FLOP  
WITH MASTER RESET  
The MC74AC/ACT175 is a high-speed quad D flip-flop. The device is useful for  
general flip-flop requirements where clock and clear inputs are common. The  
information on the D inputs is transferred to storage during the LOW-to-HIGH clock  
transition. The device has a Master Reset to simultaneously clear all flip-flops, when  
MR is low.  
The MC74AC/ACT175 consists of four edge-triggered D flip-flops with individual  
D inputs and Q and Q outputs. The Clock (CP) and Master Reset (MR) are common  
to all flip-flops. Each D input’s state is transferred to the corresponding flip-flop’s  
output following the LOW-to-HIGH Clock (CP) transition. A LOW input to the Master  
Reset (MR) will force all Q outputs LOW and Q outputs HIGH independent of Clock  
or Data inputs. The MC74AC/ACT175 is useful for applications where the Clock and  
Master Reset are common to all storage elements.  
N SUFFIX  
CASE 648-08  
PLASTIC  
• Outputs Source/Sink 24 mA  
• ′ACT175 Has TTL Compatible Inputs  
Pinout: 16-Lead Packages (Top View)  
V
Q
Q
D
D
Q
Q
2
CP  
9
CC  
3
3
3
2
2
D SUFFIX  
CASE 751B-05  
PLASTIC  
16  
15  
14  
13  
12  
11  
10  
PIN NAMES  
D
CP  
MR  
Q
Q
– D  
Data Inputs  
0
3
Clock Pulse Input  
Master Reset Input  
Outputs  
– Q  
– Q  
0
0
3
3
Outputs  
1
2
3
4
5
6
7
8
MR  
Q
Q
D
D
Q
Q
1
GND  
0
0
0
1
1
LOGIC SYMBOL  
TRUTH TABLE  
Inputs  
Outputs  
D
D
Q
D
D
0
1
2
1
3
1
MR  
CP  
D
Qn  
Qn  
CP  
L
H
H
H
X
X
H
L
L
H
L
H
L
H
MR  
Q
Q
Q
Q
Q
Q
Q
3
0
0
2
2
3
L
X
Qn  
Qn  
H = HIGH Voltage Level  
L = LOW Voltage Level  
X = Immaterial  
= LOW-to-HIGH Transition of Clock  
FACT DATA  
5-1  
123456

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