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Datasheet > 逻辑 > 总线驱动器/收发器> 74ABT834N
74ABT834N PDF预览

74ABT834N

更新时间： 2024-01-04 07:24:17
品牌 Logo 应用领域
恩智浦 - NXP 总线驱动器总线收发器逻辑集成电路光电二极管输出元件信息通信管理
页数 文件大小 规格书
7页 60K
描述
Octal inverting transceiver with parity generator/checker 3-State

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74ABT834N 技术参数

是否Rohs认证： 不符合生命周期：Transferred
包装说明：DIP, DIP24,.3Reach Compliance Code：unknown
风险等级：5.87Is Samacsys：N
控制类型：INDEPENDENT CONTROL计数方向：BIDIRECTIONAL
JESD-30 代码：R-PDIP-T24JESD-609代码：e0
最大I（ol）：0.064 A位数：8
功能数量：1端子数量：24
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：INVERTED
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP24,.3封装形状：RECTANGULAR
封装形式：IN-LINE电源：5 V
最大电源电流（ICC）：30 mAProp。Delay @ Nom-Sup：6.1 ns
认证状态：Not Qualified子类别：Bus Driver/Transceivers
标称供电电压 (Vsup)：5 V表面贴装：NO
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUALBase Number Matches：1

74ABT834N 数据手册

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Philips Semiconductors Advanced BiCMOS Products  
Objective specification  
Octal inverting transceiver with parity  
generator/checker (3–State)  
74ABT834  
power dissipation with high speed and high  
output drive.  
sent to the input of a storage register. If a  
Low–to–High transition happens at the clock  
input (CP), the error data is stored in the  
register and the Open–collector error flag  
(ERROR) will go Low. The error flag register  
is cleared with a Low pulse on the CLEAR  
input.  
FEATURES  
• Low static and dynamic power dissipation  
The 74ABT834 is an octal inverting  
transceiver with a parity generator/checker  
and is intended for bus–oriented applications.  
with high speed and high output drive  
• Open–collector ERROR output  
• Output capability: +64mA/–32mA  
When Output Enable A (OEA) is High, it will  
place the A outputs in a high impedance  
state. Output Enable B (OEB) controls the B  
outputs in the same way.  
• Latch–up protection exceeds 500mA per  
If both OEA and OEB are Low, data will flow  
from the A bus to the B bus and the part is  
forced into an error condition which creates  
an inverted PARITY output. This error  
condition can be used by the designer for  
system diagnostics.  
Jedec JC40.2 Std 17  
• ESD protection exceeds 2000 V per MIL  
STD 883C Method 3015.6 and 200 V per  
Machine Model  
The parity generator creates an odd parity  
output (PARITY) when OEB is Low. When  
OEA is Low, the parity of the B port, including  
the PARITY input, is checked for odd parity.  
When an error is detected, the error data is  
• Power up/down 3–State  
DESCRIPTION  
The 74ABT834 high–performance BiCMOS  
device combines low static and dynamic  
QUICK REFERENCE DATA  
CONDITIONS  
= 25°C; GND = 0V  
SYMBOL  
PARAMETER  
TYPICAL  
3.4  
UNIT  
ns  
T
amb  
t
t
Propagation delay  
An to Bn or Bn to An  
PLH  
PHL  
C = 50pF; V = 5V  
L
CC  
t
t
Propagation delay  
An to PARITY  
PLH  
PHL  
C = 50pF; V = 5V  
7.4  
ns  
L
CC  
C
Input capacitance  
Output capacitance  
Total supply current  
V = 0V or V  
CC  
4
7
pF  
pF  
µA  
IN  
I
C
V = 0V or V  
I CC  
OUT  
CCZ  
I
Outputs disabled; V =5.5V  
50  
CC  
ORDERING INFORMATION  
CONDITIONS  
= 25°C; GND = 0V  
PACKAGES  
ORDER CODE  
T
amb  
24–pin plastic DIP (300mil)  
24–pin plastic SOL (300mil)  
–40°C to +85°C  
–40°C to +85°C  
74ABT834N  
74ABT834D  
PIN CONFIGURATION  
LOGIC SYMBOL  
OEA  
A0  
1
2
3
4
5
24  
23  
22  
21  
20  
V
CC  
B0  
B1  
B2  
B3  
2
3
4
5
6
7
8
9
A1  
A2  
A0 A1 A2 A3 A4 A5 A6 A7  
OEB  
A3  
14  
1
6
7
8
9
19 B4  
18 B5  
A4  
A5  
15  
10  
PARITY  
OEA  
CLEAR  
CP  
11  
13  
ERROR  
A6  
A7  
17  
16  
15  
14  
B6  
B0 B1 B2 B3 B4 B5 B6 B7  
B7  
ERROR 10  
CLEAR 11  
GND 12  
PARITY  
OEB  
23 22 21 20 19 18 17 16  
13 CP  
TOP VIEW  
1
June 9, 1992  
1234567

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