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70V7599S166DRG8

更新时间： 2024-01-26 13:42:44
品牌 Logo 应用领域
艾迪悌 - IDT 时钟静态存储器内存集成电路
页数 文件大小 规格书
22页 755K
描述
HIGH-SPEED 3.3V 128K x 36 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM

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70V7599S166DRG8 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：QFP, QFP208,1.2SQ,20Reach Compliance Code：compliant
HTS代码：8542.32.00.41风险等级：5.74
最长访问时间：3.6 ns其他特性：PIPELINED OR FLOW THROUGH ARCHITECTURE
最大时钟频率 (fCLK)：166 MHzI/O 类型：COMMON
JESD-30 代码：S-PQFP-G208内存密度：4718592 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：36
功能数量：1端口数量：2
端子数量：208字数：131072 words
字数代码：128000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：128KX36输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP208,1.2SQ,20封装形状：SQUARE
封装形式：FLATPACK并行/串行：PARALLEL
电源：2.5/3.3,3.3 V认证状态：Not Qualified
最大待机电流：0.03 A最小待机电流：3.15 V
子类别：SRAMs最大压摆率：0.79 mA
最大供电电压 (Vsup)：3.45 V最小供电电压 (Vsup)：3.15 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUADBase Number Matches：1

70V7599S166DRG8 数据手册

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HIGH-SPEED 3.3V 128K x 36  
SYNCHRONOUS  
IDT70V7599S  
BANK-SWITCHABLE  
DUAL-PORT STATIC RAM  
WITH 3.3V OR 2.5V INTERFACE  
Š
– 1.5ns setup to clock and 0.5ns hold on all control, data, and  
address inputs @ 200MHz  
Features:  
◆
128K x 36 Synchronous Bank-Switchable Dual-ported  
SRAM Architecture  
– Data input, address, byte enable and control registers  
– Self-timedwriteallowsfastcycletime  
– 64 independent 2K x 36 banks  
◆
◆
◆
◆
◆
Separate byte controls for multiplexed bus and bus  
matching compatibility  
– 4 megabits of memory on chip  
◆
◆
Bank access controlled via bank address pins  
High-speed data access  
LVTTL- compatible, 3.3V (±150mV) power supply  
for core  
– Commercial: 3.4ns (200MHz)/3.6ns (166MHz)/  
4.2ns (133MHz) (max.)  
LVTTL compatible, selectable 3.3V (±150mV) or 2.5V (±100mV)  
power supply for I/Os and control signals on each port  
Industrial temperature range (-40°C to +85°C) is  
available at 166MHz and 133MHz  
– Industrial: 3.6ns (166MHz)/4.2ns (133MHz) (max.)  
Selectable Pipelined or Flow-Through output mode  
Counter enable and repeat features  
Dual chip enables allow for depth expansion without  
additional logic  
◆
◆
◆
Available in a 208-pin Plastic Quad Flatpack (PQFP),  
208-pin fine pitch Ball Grid Array (fpBGA), and 256-pin Ball  
GridArray(BGA)  
◆
Full synchronous operation on both ports  
– 5ns cycle time, 200MHz operation (14Gbps bandwidth)  
– Fast 3.4ns clock to data out  
◆
◆
Supports JTAG features compliant with IEEE 1149.1  
Green parts available, see ordering information  
FunctionalBlockDiagram  
PL/FT  
L
PL/FT  
OPT  
CLK  
ADS  
CNTEN  
REPEAT  
R/W  
CE0R  
CE1R  
BE3R  
BE2R  
BE1R  
BE0R  
R
OPT  
L
R
CLK  
ADS  
CNTEN  
L
L
L
R
R
R
REPEAT  
L
R
R/W  
L
R
MUX  
CE0L  
CE1L  
BE3L  
BE2L  
BE1L  
BE0L  
CONTROL  
LOGIC  
CONTROL  
LOGIC  
2Kx36  
MEMORY  
ARRAY  
(BANK 0)  
OEL  
OER  
MUX  
MUX  
I/O  
CONTROL  
I/O  
CONTROL  
I/O0L-35L  
I/O0R-35R  
2Kx36  
MEMORY  
ARRAY  
A
10R  
0R  
(BANK 1)  
A
10L  
ADDRESS  
DECODE  
ADDRESS  
DECODE  
A
A
0L  
MUX  
BA5R  
BA4R  
BA3R  
BA2R  
BA1R  
BA0R  
BA5L  
BA4L  
BA3L  
BA2L  
BA1L  
BA0L  
BANK  
DECODE  
BANK  
DECODE  
MUX  
2Kx36  
MEMORY  
ARRAY  
(BANK 63)  
MUX  
NOTE:  
,
1. The Bank-Switchable dual-port uses a true SRAM  
core instead of the traditional dual-port SRAM core.  
As a result, it has unique operating characteristics.  
Please refer to the functional description on page 19  
for details.  
5626 drw 01  
TMS  
TCK  
TRST  
TDI  
TDO  
JTAG  
JUNE 2015  
1
DSC 5626/7  
©2015 Integrated Device Technology, Inc.  
1234567...22

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