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7024L55GGI

更新时间： 2024-11-02 19:31:23

品牌	Logo	应用领域
艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
22页	187K
描述
Dual-Port SRAM, 4KX16, 55ns, CMOS, CPGA84, 1.120 X 1.120 INCH, 0.160 INCH HEIGHT, GREEN, CERAMIC, PGA-84

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7024L55GGI 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	PGA
包装说明：	PGA,	针数：	84
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.04
最长访问时间：	55 ns	JESD-30 代码：	S-CPGA-P84
JESD-609代码：	e3	长度：	27.94 mm
内存密度：	65536 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	16	功能数量：	1
端子数量：	84	字数：	4096 words
字数代码：	4000	工作模式：	ASYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	4KX16	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装代码：	PGA	封装形状：	SQUARE
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	5.207 mm	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	PIN/PEG	端子节距：	2.54 mm
端子位置：	PERPENDICULAR	处于峰值回流温度下的最长时间：	30
宽度：	27.94 mm	Base Number Matches：	1

7024L55GGI 数据手册

HIGH-SPEED

IDT7024S/L

4K x 16 DUAL-PORT

STATIC RAM

◆

IDT7024 easily expands data bus width to 32 bits or more

using the Master/Slave select when cascading more than

one device

M/S = H for BUSY output flag on Master

M/S = L for BUSY input on Slave

Interrupt Flag

On-chip port arbitration logic

Full on-chip hardware support of semaphore signaling

between ports

Fully asynchronous operation from either port

Battery backup operation—2V data retention

TTL-compatible, single 5V (±10%) power supply

Available in 84-pin PGA, Flatpack, PLCC, and 100-pin Thin

Quad Flatpack

Industrial temperature range (–40°C to +85°C) is available

for selected speeds

Green parts availble, see ordering information

Features

◆

True Dual-Ported memory cells which allow simultaneous

reads of the same memory location

High-speed access

◆

– Military:20/25/35/55/70ns(max.)

– Industrial:55ns (max.)

◆

– Commercial:15/17/20/25/35/55ns(max.)

Low-power operation

◆

– IDT7024S

◆

Active:750mW(typ.)

Standby: 5mW (typ.)

– IDT7024L

Active:750mW(typ.)

Standby: 1mW (typ.)

Separate upper-byte and lower-byte control for multiplexed

◆

bus compatibility

FunctionalBlockDiagram

R/W

UBL

LBR

I/O8L-I/O15L

I/O0L-I/O7L

I/O8R-I/O15R

I/O

Control

I/O

Control

I/O0R-I/O7R

BUSY ^(1,2)

BUSYR

(1,2)

11R

11L

Address

Decoder

MEMORY

ARRAY

Address

Decoder

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

R/W

SEM

(2)

INT ⁽²⁾

M/S

INTR

2740 drw 01

NOTES:

1. (MASTER): BUSY is output; (SLAVE): BUSY is input.

2. BUSY outputs and INT outputs are non-tri-stated push-pull.

JUNE 2013

DSC 2740/14

12 3 4 5 6 7...22

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型号	品牌	获取价格	描述	数据表
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7024L55GI	IDT	获取价格	Dual-Port SRAM, 4KX16, 55ns, CMOS, CPGA84, CERAMIC, PGA-84
7024L55JB	IDT	获取价格	Dual-Port SRAM, 4KX16, 55ns, CMOS, PQCC84, PLASTIC, LCC-84
7024L55JG	IDT	获取价格	Dual-Port SRAM, 4KX16, 55ns, CMOS, PQCC84, 1.150 X 1.150 INCH, 0.170 INCH HEIGHT, GREEN, P
7024L55JGB	IDT	获取价格	Dual-Port SRAM, 4KX16, 55ns, CMOS, PQCC84, 1.150 X 1.150 INCH, 0.170 INCH HEIGHT, GREEN, P
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