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54AC11109J

更新时间： 2024-01-31 05:13:52

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德州仪器 - TI		逻辑集成电路触发器
页数	文件大小	规格书
7页	92K
描述
DUAL J-K POSITIVE-EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR AND PRESET

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54AC11109J 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	DIP, DIP16,.3	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.92
系列：	AC	JESD-30 代码：	R-GDIP-T16
长度：	19.56 mm	负载电容（CL）：	50 pF
逻辑集成电路类型：	J-KBAR FLIP-FLOP	最大频率@ Nom-Sup：	100000000 Hz
最大I（ol）：	0.024 A	位数：	2
功能数量：	2	端子数量：	16
最高工作温度：	125 °C	最低工作温度：	-55 °C
输出极性：	COMPLEMENTARY	封装主体材料：	CERAMIC, GLASS-SEALED
封装代码：	DIP	封装等效代码：	DIP16,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	3.3/5 V
传播延迟（tpd）：	8.6 ns	认证状态：	Not Qualified
座面最大高度：	5.08 mm	子类别：	FF/Latches
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	MILITARY
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
触发器类型：	POSITIVE EDGE	宽度：	7.62 mm
最小 fmax：	100 MHz	Base Number Matches：	1

54AC11109J 数据手册

54AC11109, 74AC11109

DUAL J-K POSITIVE-EDGE-TRIGGERED FLIP-FLOPS

WITH CLEAR AND PRESET

SCAS450 – MARCH 1987 – REVISED APRIL 1993

54AC11109 . . . J PACKAGE

74AC11109 . . . D OR N PACKAGE

(TOP VIEW)

• Flow-Through Architecture Optimizes

PCB Layout

• Center-Pin V

and GND Configurations

Minimize High-Speed Switching Noise

1PRE

GND

2PRE

2CLK

1CLK

• EPIC (Enhanced-Performance Implanted

CMOS) 1-µm Process

• 500-mA Typical Latch-Up Immunity

at 125°C

1CLR

2CLR

• ESD Protection Exceeds 2000 V,

MIL STD-883C Method 3015

• Package Options Include Plastic

Small-Outline Packages, Ceramic Chip

Carriers, and Standard Plastic and Ceramic

300-mil DIPs

54AC11109 . . . FK PACKAGE

(TOP VIEW)

description

These devices contain two independent J-K

positive-edge-triggered flip-flops. A low level at

the preset (PRE) or clear (CLR) inputs sets or

resets the outputs regardless of the levels of the

other inputs. When preset and clear are inactive

(high), dataattheJandKinputsmeetingthesetup

time requirements are transferred to the outputs

on the positive-going edge of the clock pulse.

Clocktriggeringoccursatavoltagelevelandisnot

directly related to the rise time of the clock pulse.

Following the hold time interval, data at the J and

K inputs may be changed without affecting the

levels at the outputs. These versatile flip-flops can

perform as toggle flip-flops by grounding K and

tying J high. They also can perform as D-type

flip-flops by tying the J and K inputs together.

20 19

17 2K

1CLK

2CLK

2PRE

1PRE

9 10 11 12 13

NC – No internal connection

The 54AC11109 is characterized for operation over the full military temperature range of –55°C to 125°C. The

74AC11109 is characterized for operation from –40°C to 85°C.

FUNCTION TABLE

(each gate)

INPUTS

OUTPUTS

PRE

CLK

CLR

†

↑

Toggle

↑

†

Thisconfigurationisnonstable;thatis, itwillnotpersistwhen

either PRE or CLR returns to its inactive (high) level.

EPIC is a trademark of Texas Instruments Incorporated.

PRODUCTION DATA information is current as of publication date.

Products conform to specifications per the terms of Texas Instruments

standard warranty. Production processing does not necessarily include

testing of all parameters.

2–1

POST OFFICE BOX 655303 • DALLAS, TEXAS 75265

12 3 4 5 6 7

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型号	品牌	描述	获取价格	数据表
54AC11112	TI	DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR AND PRESET	获取价格
54AC11112FK	ETC	J-K-Type Flip-Flop	获取价格
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